芯東西（公眾號：aichip001）
編 | 韋世瑋
芯東西8月6日消息，隨著芯片(pian)制程逐(zhu)步(bu)推進到(dao)5nm及以下，下一步(bu)技術節點將會(hui)朝(chao)著哪個方(fang)向如何(he)發(fa)展，也成為了業內人士十分關注(zhu)的話題。
過去人(ren)們談及芯片制程發展，往往都繞不(bu)開(kai)英(ying)特爾(er)創始(shi)人(ren)之(zhi)一戈(ge)登·摩(mo)(mo)爾(er)早年(nian)提(ti)出的(de)“摩(mo)(mo)爾(er)定(ding)律(lv)”——芯片上的(de)晶體管數量約每隔18-24個月增加一倍(bei)，性能也將提(ti)升(sheng)一倍(bei)。
但如今芯片制程節點已步入緩慢發展的階段，同時有業內人士希望在十年內將節點從5nm推進至1nm，到時摩爾定律是否會徹底失效？衡量半導體進步的方法又有哪些？如何從度量的角度重新看待半導體發展？
針對這一話題，IEEE（美國電氣電子工程師學會）在旗艦刊物《IEEE Spectrum》中特別發表了一篇文章，認為在摩爾定律逐漸失效的當下，現階段以芯片制程來命名的方法已不夠準確，需要提出一種新的芯片命名方法來標志半導體行業的發展。
其中，GMT度量法和LMC度量法則是目前學術界內較為主流的兩大新命名法。以下為芯(xin)東(dong)西編譯原文：
一、傳統芯片命名法標準：柵極長度和金屬半節距
當前行業對半導體技術節點系統的命名方法與芯片實際的物理特征之間存在脫節，并且這一命(ming)名錯誤(wu)的(de)現(xian)象已持續了大約20年。例(li)如(ru)，命(ming)名“7nm”的(de)晶體管實際上(shang)它的(de)關鍵(jian)特征要比物理(li)“7nm”大得多。
也就(jiu)是(shi)說，即便行業(ye)不再需要對CMOS晶(jing)體管的幾何結構(gou)進行壓(ya)縮。同時(shi)，以節點(dian)為(wei)中心的半導體發展觀點(dian)不能再像以前(qian)一樣為(wei)行業(ye)指明(ming)前(qian)進的方向。
▲在20世紀90年代中期之前(qian)，邏輯技術節點(dian)等同其制(zhi)造(zao)的CMOS晶體管的柵極(ji)長度(du)。
有一種用來衡量晶體管集成密度的度量標準主要是尺寸，也稱為金屬半節距（metal half-pitch）和柵極長度（gate length）。
其中，金屬半節距是芯片從上一個金屬互連起點到下一個金屬互連起點的一半距離。
在二維晶(jing)體(ti)管設計中，柵極(ji)(ji)(ji)(ji)長度(du)主要是(shi)測量晶(jing)體(ti)管源極(ji)(ji)(ji)(ji)和漏極(ji)(ji)(ji)(ji)之間(jian)的空間(jian)，該空間(jian)里(li)有著能控(kong)制源極(ji)(ji)(ji)(ji)和漏極(ji)(ji)(ji)(ji)之間(jian)電子流(liu)動(dong)的柵極(ji)(ji)(ji)(ji)堆棧。由于柵極(ji)(ji)(ji)(ji)的長短(duan)影響著開(kai)關器件的速(su)度(du)，因(yin)此(ci)柵極(ji)(ji)(ji)(ji)長度(du)是(shi)決(jue)定晶(jing)體(ti)管性能的最重要尺寸單(dan)位。
在柵極長度和金屬半節距大致相等的時代，它們代表了芯片制造技術的標志性特征。每一代芯片的柵極長度和金屬半節距通常都會縮小30%，使得晶體管密度增加一倍，面積減半。
直到20世紀90年(nian)代中期，柵極(ji)長(chang)度和(he)金屬半節(jie)(jie)距的數(shu)據發展開始不(bu)一致。為了繼續推動芯片速度和(he)效(xiao)率的發展，芯片制造商積極(ji)縮小了柵極(ji)長(chang)度。例(li)如(ru)，使用所謂的130nm節(jie)(jie)點(dian)制造的晶體管，實(shi)際上有70nm的柵極(ji)。
這一方式導致的結果是，摩爾定律密度不斷加倍(bei)延續，但柵(zha)極長度會不成(cheng)比(bi)例地縮小。在大多(duo)數情況下，行業仍然遵循舊的節點命名(ming)習慣(guan)。
基(ji)于(yu)此，行業應該尋(xun)找一個更好的替(ti)代方式(shi)來(lai)標(biao)記半導體行業的里程(cheng)碑(bei)發(fa)展。
二、GMT命名法：創建邏輯的“最小公分母”
21世紀初，工程師(shi)們找到了讓芯片不(bu)斷改(gai)進的(de)方(fang)法。例如，部分(fen)晶體管通過應變(bian)硅技術，可使電(dian)荷載流子能在較(jiao)低的(de)電(dian)壓下更(geng)快地遷(qian)移，從(cong)而(er)提高CMOS器件的(de)速度和功率效率，且不(bu)會使柵極長度變(bian)得更(geng)短(duan)。
由(you)于電流泄漏問題，研究人員需要對CMOS晶(jing)體管的結構進行(xing)調整。2011年，英特(te)爾在開發22nm工藝節(jie)(jie)點時，改用了(le)FinFET工藝技術(shu)，使芯片柵極長度(du)為(wei)(wei)26nm、半節(jie)(jie)距(ju)為(wei)(wei)40nm、鰭片為(wei)(wei)8nm。
IEEE終身研究員(yuan)和英特爾資深人(ren)士Paolo Gargini談(tan)到(dao)，現在(zai)行業(ye)中普(pu)遍使用的(de)(de)節點(dian)命名方法(fa)在(zai)未來將(jiang)毫無意義，因(yin)為它與芯(xin)片(pian)上實(shi)際相關的(de)(de)任何尺寸都沒有關系。因(yin)此，芯(xin)片(pian)行業(ye)需要尋找一個新的(de)(de)衡(heng)量標準(zhun)。
一(yi)個解決(jue)方(fang)案是(shi)簡(jian)單地根據晶體管重(zhong)要實際特性的(de)大小，重(zhong)新調整命名(ming)法。但這(zhe)并不意味著(zhu)回到用柵極的(de)長度(du)來命名(ming)，而是(shi)使用兩(liang)種方(fang)法來表示制造邏輯晶體管所需面積的(de)實際限制。
其中，一種叫做接觸柵間距，指一個晶體管柵極到另一個晶體管柵極之間的最小距離；另一個重要的度量是金屬間距，主要測量兩個水平互連之間的最小距離。
Arm首(shou)席研究工(gong)程師Brian Cline解(jie)釋(shi)，這兩(liang)個度量標準是在新制程節點(dian)中創(chuang)建邏輯的(de)“最小公分母”，兩(liang)個值的(de)乘積估計了晶體管的(de)最小可能面積。
今年四月，IEEE國際設備和系統路線圖（IRDS）主席Gargini提出，建議芯片行業采用接觸式柵極節距（G）、金屬節距（M）、層數（T）這三項指標來“回歸現實”。“要評估晶體管(guan)密度，你只需要知道這三個參數。”Gargini說。
IRDS的路線圖顯示，行(xing)業(ye)即(ji)將推出(chu)的5nm芯片的接觸柵距為48nm，金屬間(jian)距為36nm，并具有單層結構，即(ji)公(gong)制G48M36T1。
▲GMT方(fang)法。光(guang)(guang)刻技術的(de)(de)局限性：極(ji)紫外光(guang)(guang)刻（EUV）是當(dang)前行業最先進的(de)(de)光(guang)(guang)刻技術，其依賴波長為135mm的(de)(de)光(guang)(guang)。這(zhe)意味(wei)著芯片尺寸將很快停止縮小，芯片制造商將不(bu)(bu)得不(bu)(bu)轉向單(dan)片3D集成(cheng)，增(zeng)加晶(jing)體(ti)管層次(ci)，以保(bao)持硅(gui)CMOS密度(du)的(de)(de)增(zeng)加。GMT方(fang)法通過說明柵極(ji)節距和金屬(shu)節距的(de)(de)大小，以及(ji)層數來(lai)對(dui)此進行標注(zhu)。
與節點命名法一樣，GMT度量標準的柵極間距和金屬間距值將在未來十年內繼續縮小。但它(ta)們的發展速(su)度會越來(lai)越慢(man)，按照目前進展，大約需要10年后(hou)才可達到(dao)終點。屆時(shi)，金屬(shu)間距將(jiang)接近極紫外(wai)光刻（EUV）能解決的極限(xian)。
“大(da)約(yue)在2029年，我(wo)們(men)的(de)光刻技術(shu)就會到(dao)達極限。”Gargini認為(wei)，在這之后，芯片技術(shu)前進的(de)方(fang)(fang)向就是(shi)堆疊，這是(shi)增加晶體管(guan)密度的(de)唯一方(fang)(fang)法。
與此同(tong)時(shi)，層數（T）將(jiang)變(bian)得非常重要(yao)。目前先進的硅(gui)CMOS是單層晶體(ti)(ti)管(guan)，由十幾個金屬互連層連接到電路中。如果能構建兩(liang)層晶體(ti)(ti)管(guan)，器件的密度將(jiang)提高一倍。
十多年(nian)來，工業研(yan)究人員(yuan)一直在探索生產“單片3D集成(cheng)(cheng)電路”的方法，這種芯片是將(jiang)晶體(ti)管層(ceng)(ceng)(ceng)層(ceng)(ceng)(ceng)疊(die)起。但這并非易事(shi)，因為硅加(jia)工的溫(wen)度通常(chang)很高(gao)，以至于建造(zao)一層(ceng)(ceng)(ceng)時會對(dui)另一層(ceng)(ceng)(ceng)造(zao)成(cheng)(cheng)損壞。
目前，比利時納米(mi)技(ji)(ji)術研(yan)究公司Imec、法國的(de)CEA-Leti、英特爾等(deng)公司和研(yan)究機構正在開發一種(zhong)技(ji)(ji)術，可以(yi)在CMOS邏輯中構建兩種(zhong)類(lei)型的(de)晶體(ti)管(guan)技(ji)(ji)術（NMOS和PMOS）。
還有一種非硅(gui)技術(shu)也能更快地推動(dong)單片3D集成的(de)發展。例(li)如，麻(ma)省理工學院教授Max Shulaker和其同事參與(yu)了“依賴于碳納米(mi)管晶體管層的(de)3D芯(xin)片”的(de)開發。
此(ci)外，還有一部分(fen)群體則致(zhi)力(li)于研究(jiu)在硅(gui)上方的(de)金屬(shu)互連層內構建邏輯或存儲設備，包(bao)括用原(yuan)子稀(xi)薄(bo)的(de)半導體（如二硫化(hua)鎢）制成的(de)微(wei)機械繼電器和晶體管(guan)。
三、LMC度量法：以邏輯、存儲、連接密度為標準的度量方法
大(da)約在一年前，一群著名(ming)的(de)學(xue)者(zhe)聚集在美國(guo)加(jia)州大(da)學(xue)伯克利分校(xiao)（University of California，Berkeley）組(zu)成一個(ge)非正式小組(zu)，并提出(chu)了(le)自己(ji)的(de)衡量標準。
該(gai)小組(zu)由(you)半導體研究領域(yu)的大(da)牛組(zu)成(cheng)，包括胡正明、劉(liu)子在（Tsu-Jae King Liu）和Jeffrey Bokor。其中，Jeffrey Bokor是(shi)加州大(da)學伯克利分(fen)校的電氣(qi)工程(cheng)系主任，胡正明是(shi)臺積電前CTO，劉(liu)子在是(shi)工程(cheng)學院院長和英(ying)特(te)爾董事會成(cheng)員(yuan)。
專家們正尋求一種能避免節點終結的度量標準。在他們看來，這個度量最重要的是不會像現在的制程命名法一樣，發展到1nm以下越趨近于0就越難命名，這意味著該數字應隨著半導體技術的進步而加大，而不是減小。同時，它還必須是簡單和準確的，與改進半導體技術的主要目的相關。
因此，他(ta)們不僅需(xu)要找出像GMT度量標準那樣，描述用(yong)于制(zhi)造處理器的(de)技(ji)術，還要考(kao)慮影響整個計(ji)算機(ji)系統性(xing)能的(de)其他(ta)關鍵(jian)方面。
一臺計算機最基本的功能就是邏輯、內存以及它們之間的連接。因此，斯坦福大學著名教授、臺積電研發副總裁黃漢森（Philip Wong）與其同事選擇了這些成分的密度作為參數，分別稱為DL、DM和DC，并將這一命名方法稱為LMC度量。
其中，DL指邏輯晶體管的密度，單位是每平方毫米的設備數；DM指系統主存儲器的密度，單位為每平方毫米內存中系統主內存的密度；DC指邏輯與主存儲器之間的連接密度，單位是每平方(fang)毫米的互連數。
LMC度量法(fa)的(de)發(fa)起(qi)者(zhe)表示(shi)，在(zai)當今以數據(ju)為(wei)中心的(de)計(ji)算時(shi)代，DL、DM和(he)DC的(de)改(gai)進，為(wei)計(ji)算系統的(de)整體速(su)度和(he)能源效率做出了主要(yao)貢獻。他們繪(hui)制了歷史(shi)數據(ju)，顯示(shi)了邏輯、內存(cun)和(he)連(lian)接增(zeng)長之間的(de)相關性，發(fa)現DL、DM和(he)DC的(de)平衡增(zeng)長已持續了數十年。
▲LMC方(fang)法(fa)，通(tong)過表(biao)述邏(luo)輯密度(du)（DL）、主存儲器密度(du)（DM）以及連接(jie)它們的(de)互連密度(du)（DC）來獲取技(ji)術的(de)價值(zhi)。
研究人(ren)員認(ren)為(wei)，這種(zhong)平衡隱(yin)含在(zai)計(ji)(ji)算機架構中，并適(shi)用于各種(zhong)復雜程度的計(ji)(ji)算系統，包括(kuo)移動(dong)設備、臺式PC甚(shen)至世(shi)界(jie)上最快(kuai)的超級(ji)計(ji)(ji)算機。黃漢森談到，這種(zhong)均衡的增長表明，未來將需要類似的改進。
以下則是DL、DM和DC三項數據的具體測量方法：
1、DL測量
DL可能是大家最為熟悉的一個數值，因為自第一批集成電路問世以來，人們就一直在計算芯片上的晶體管數量。據了解，迄今為止DL值最大的是一個135兆位的SRAM陣列，其使用臺積電5nm工藝制造，相當于每平方毫米封裝2.86億個晶體管。若在LMC命(ming)名法中，它的名字應(ying)為286M。
但邏輯塊比SRAM更復雜、更不統一、密度更低，因此(ci)僅憑SRAM來判斷這項技(ji)術可能不公平。
2017年，彼(bi)時的(de)(de)英特(te)爾高(gao)級(ji)研究員Mark Bohr提(ti)出了一(yi)個使用某些(xie)普(pu)通邏輯單(dan)元(yuan)加(jia)權密度的(de)(de)公(gong)式(shi)。該公(gong)式(shi)考察了簡單(dan)且(qie)普(pu)遍(bian)存在的(de)(de)雙(shuang)輸入晶體管與非門(men)，以及一(yi)種常見但更復雜的(de)(de)電路（稱為(wei)掃(sao)描觸發器）的(de)(de)單(dan)位(wei)面積晶體管數。
據了解，該(gai)方(fang)法根據小柵極(ji)和大柵極(ji)的比(bi)例對每個元素加(jia)權，以計(ji)算每平方(fang)毫米單個晶體管的結(jie)果。
AMD高級研究員(yuan)Kevin Gillespie談到，AMD內部(bu)正(zheng)在使(shi)用類(lei)似(si)的測(ce)量(liang)方法。“如果一個度量(liang)標(biao)準不(bu)考慮設備的連接方式(shi)，這是不(bu)準確的。”他說(shuo)。
另一方面，Arm則放棄了(le)單一指標測(ce)量的嘗試(shi)，而是希望從(cong)完整(zheng)的處理器(qi)設(she)計中(zhong)提(ti)取(qu)電路功(gong)能塊(kuai)的密(mi)度。“我認為(wei)對硬(ying)件應用來說，沒有(you)一個適(shi)合所有(you)硬(ying)件的邏輯密(mi)度度量標準。”Arm的相關研究人員提(ti)到。
在他看來，不(bu)同(tong)類(lei)型的芯片(pian)和(he)系統的差異(yi)太大(da)，CPU、GPU、神經網絡處(chu)理(li)(li)器(qi)和(he)數字信號處(chu)理(li)(li)器(qi)等處(chu)理(li)(li)器(qi)均具有不(bu)同(tong)的邏輯和(he)SRAM比(bi)率。
因(yin)此在最后，LMC度量法(fa)的發起者(zhe)選擇不指定特定的DL測(ce)量方(fang)法(fa)，而將其留給(gei)業界討論。
2、DM測量
測量(liang)DM要更簡單一(yi)些(xie)。目(mu)前，主存儲器通常指DRAM，因為它價格(ge)便(bian)宜(yi)、耐用性高，且讀寫(xie)速(su)度(du)相(xiang)對較快。
DRAM單元由單個(ge)晶(jing)體(ti)管組成，且(qie)它的(de)(de)晶(jing)體(ti)管控制著電容器的(de)(de)訪問。電容器主要內置(zhi)于硅上方的(de)(de)互連層中，因此密度(du)不僅(jin)受晶(jing)體(ti)管尺寸(cun)的(de)(de)影響(xiang)，還(huan)受互連結構(gou)幾何形狀(zhuang)的(de)(de)影響(xiang)。
LMC小組在已發(fa)表文獻中提到，現階段(duan)他們發(fa)現最高的DM值來自(zi)三(san)星。2018年(nian)，三(san)星詳細(xi)介紹了其DRAM技(ji)術，并將密(mi)度(du)提高到每平方毫米2億個單(dan)元。
但值得注意(yi)的(de)(de)是，DRAM不(bu)一定能始終保持主存儲(chu)器(qi)(qi)的(de)(de)地位(wei)。目前，其他的(de)(de)存儲(chu)技術，如磁阻(zu)RAM、鐵(tie)電RAM、電阻(zu)RAM和相變RAM等替代(dai)存儲(chu)技術已投入商業生產，其中一部(bu)分作(zuo)為嵌入式處(chu)理器(qi)(qi)本身的(de)(de)存儲(chu)器(qi)(qi)，另一部(bu)分則作(zuo)為獨立芯片。
3、DC測量
在當下的計算系統中，如何在主存儲器和邏輯之間提供足夠的連接，已成為一個主要瓶頸。DC所衡量的就是處理器和內存之間的互連數，這主要通過封裝級技術實現，而非芯片制造技術。
與邏輯密度和存儲密度相(xiang)比，DC在過去數十年里的發展并不穩定。相(xiang)反，隨著新封裝技(ji)術(shu)的引入和改進，它(ta)出現了(le)離散跳躍，單(dan)裸(luo)片(pian)芯片(pian)系統（SoC）開始(shi)給2.5D或3D封裝的小芯片(pian)（Chiplet）集成(cheng)方法讓(rang)路(lu)。
其中，使用臺積電的(de)3D芯片(pian)堆疊技術，能使SoC每平方毫米擁有1.2萬條互連線。
但DC不(bu)一定需要將邏輯連接到單(dan)獨(du)的存儲芯片(pian)。對某些(xie)系統來說，主存儲器是完全嵌入(ru)式(shi)的。例如，Cerebras Systems的大芯片(pian)完全依賴嵌入(ru)在(zai)一塊巨大硅(gui)片(pian)上的SRAM。
四、行業中各大芯片廠商的看法
英(ying)特(te)爾CTO Michael Mayberry認為(wei)，用一個(ge)數字來描述半(ban)導體(ti)節點的先(xian)進性時代已經一去不復返。原(yuan)則上，他更傾向于使用一個(ge)能(neng)全面測(ce)量(liang)的系統級度(du)量(liang)法。
他希(xi)望(wang)LMC能拓展更(geng)多詳細的(de)(de)測(ce)量(liang)方(fang)法(fa)，包括制(zhi)定要測(ce)量(liang)的(de)(de)數據和測(ce)量(liang)方(fang)式。例(li)如(ru)DM值，它可能需(xu)要與其處理器(qi)所在同(tong)一芯片(pian)封裝內(nei)的(de)(de)存儲(chu)器(qi)相關。
但目前看來，像LMC一樣基于密度的度量法，以及像GMT那樣基于光刻技術的度量法，都離芯片代工廠和存儲芯片制造商客戶的需求相去甚遠。
AMD的Gillespie談到，每一個芯片(pian)設計都圍繞(rao)著面積密(mi)度、性(xing)能(neng)、功率和成本(ben)四(si)個軸進行權衡，但沒有一個單獨的數字(zi)可以反映出節點的性(xing)能(neng)好壞。
“內存(cun)和(he)存(cun)儲最重要的衡量標準仍然是單位成本。”全球(qiu)第三大DRAM制造商美光科(ke)技（Micron Technologies）高級研究員兼副總裁Gurtej Singh Sandhu談到，除了內存(cun)和(he)存(cun)儲之(zhi)外(wai)，基于特定市場應(ying)用的各種性能指標也需密(mi)切考慮。
除此之外，還有一派認為目前芯片行業還不需要新的度量標準。
“這些(xie)方(fang)(fang)法只有(you)(you)在(zai)以晶(jing)體(ti)(ti)管縮放為(wei)(wei)主導的(de)應用(yong)中才有(you)(you)用(yong)。”格羅方(fang)(fang)德(de)（GlobalFoundries）負責(ze)工(gong)程和(he)質量(liang)的(de)高級副總(zong)裁Gregg Bartlett認(ren)為(wei)(wei)，目前只有(you)(you)少數幾(ji)家公司(si)在(zai)先進制(zhi)程領域進行研發和(he)生產，他(ta)們(men)的(de)客戶和(he)應用(yong)數量(liang)也有(you)(you)限，因此新(xin)的(de)測量(liang)方(fang)(fang)法與絕大多數半導體(ti)(ti)行業(ye)的(de)關(guan)聯度不大。
據了解(jie)，格羅方德(de)在2018年時宣布停止進軍(jun)7nm領域(yu)(yu)。現階(jie)段，全球只(zhi)有英特(te)爾(er)、三(san)星和臺積電(dian)三(san)家公(gong)司在追求最(zui)后幾個CMOS邏輯節點，但這三(san)家公(gong)司卻占據了全球半導(dao)體(ti)制造(zao)領域(yu)(yu)的(de)絕大部分市場。
在Bartlett看來，CMOS邏輯與(yu)專用技術（如嵌入式非易失性存儲(chu)器、毫米波(bo)無(wu)線電(dian)）的集(ji)成對行業的未來至關重要，而不是縮(suo)放(fang)晶體管大小。但對許(xu)多半導體消(xiao)費者來說(shuo)，持續縮(suo)小晶體管尺寸非常重要。
盡管出(chu)于不同的原因，LMC度量(liang)法(fa)和GMT度量(liang)法(fa)的發起者(zhe)都有(you)一(yi)種緊迫感。
對(dui)于黃漢森(sen)和(he)LMC的(de)支持者來說，在(zai)晶體管縮放重要(yao)性(xing)不高(gao)的(de)時代，半導體行(xing)業(ye)需(xu)要(yao)明確(que)自身長期發展的(de)方向(xiang)，才(cai)能招(zhao)募到技術(shu)人才(cai)來共同推動行(xing)業(ye)發展。
對于Gargini和GMT的(de)(de)支持(chi)者來說，GMT度量(liang)法的(de)(de)提出是為(wei)了(le)保持(chi)行業的(de)(de)正(zheng)常發(fa)展。在Gargini看來，沒有(you)度量(liang)標準(zhun)的(de)(de)同步(bu)發(fa)展，行業的(de)(de)效率(lv)就會降低。“直到硅CMOS完(wan)全停止收(shou)縮，我們還有(you)10年(nian)的(de)(de)時間(jian)。”他(ta)說。
文章來源：IEEE Spectrum
