芯東西（公眾號：aichip001）
作者 | ?ZeR0
編輯 | ?漠影
芯(xin)東西3月13日報道，被業界譽(yu)為(wei)“芯(xin)片設(she)(she)計國(guo)際奧(ao)林(lin)匹克會議”的國(guo)際固態電路大(da)會（ISSCC 2023）近日在(zai)美國(guo)舊金山舉(ju)行。今(jin)年(nian)恰(qia)逢ISSCC 70周(zhou)年(nian)大(da)慶，這也(ye)是(shi)自(zi)2020年(nian)疫情以(yi)來(lai)首(shou)次(ci)全(quan)線下模(mo)式(shi)召開的芯(xin)片設(she)(she)計領域的國(guo)際盛會，來(lai)自(zi)全(quan)球產學界的數千(qian)名領域專家(jia)齊聚。
ISSCC始于1953年，是全(quan)球學術界(jie)(jie)和工業界(jie)(jie)公認的集成電路設計領域最高級別會議，通常是各個(ge)時期國際(ji)上最頂尖固態電路技術最先發表之地。世界(jie)(jie)上第一個(ge)集成模擬放大器(qi)芯片(pian)(pian)、第一個(ge)8位(wei)微處(chu)理器(qi)芯片(pian)(pian)、第一個(ge)32位(wei)微處(chu)理器(qi)芯片(pian)(pian)、第一個(ge)1Gb內(nei)存(cun)DRAM芯片(pian)(pian)、第一個(ge)多核(he)處(chu)理器(qi)芯片(pian)(pian)等里(li)程(cheng)碑式發明均是在ISSCC首次披露。
在2023年ISSCC共錄用的198篇同行評審論文中，中國大陸及港澳地區貢獻了59篇，排名世界第一，中國臺灣地區貢獻了23篇。其中清華大學為第一署名單位的論文共入圍13篇，北京大學有6篇論文獲收錄。
▲中國機構(gou)獲ISSCC收(shou)錄文章趨勢（圖源：清華大學(xue)電子工程系）
本屆大會上，北京大學集成電路學院/集成電路高精尖創新中心共有6篇高水平論文入選，研究成果覆蓋了存算一體AI芯片、模擬與數字混合芯片、時鐘芯片、高速互連芯片等領域，涉及ISSCC大會全部12大領域中的4個領域，論文數在國際高校里排名第5，在國際高校和企業里排名第9,這也是北京大學連續4年在ISSCC大會上發表論文。?
清華大學電子工程系共有5篇高水平論文入選，研究成果涵蓋了近似數字存內計算電路、面向自動駕駛等領域的3D點云處理器、超低功耗模數轉換電路、寬帶太赫茲倍頻芯片、面向神經接口的超低功耗高吞吐率發射機設計。
本文將這11篇論文分為存算一體/近存計算芯片、3D點云處理器芯片、面向物聯網IoT應用的芯片、模數轉換芯片、通信芯片五大類。
具體介紹如下：
一、存算一體/近存計算：減少功耗開銷，大幅提高能效
1、存算一體AI芯片：高能效、高算力、高通用性
以《面向邊緣AI處理的(de)基于差(cha)值(zhi)求和方式的(de)21.38TOPS/W的(de)SRAM存內計(ji)算芯片》（A 22nm Delta-Sigma Computing-In-Memory (ΔΣCIM) SRAM Macro with Near-Zero-Mean Outputs and LSB-First ADCs Achieving 21.38 TOPS/W for 8b-MAC Edge AI Processing）為(wei)題的(de)論文(wen)發表(biao)于ISSCC 2023，文(wen)章共同(tong)第(di)一(yi)作者(zhe)是(shi)北(bei)京(jing)大學(xue)集成電(dian)路學(xue)院博士生陳沛毓、北(bei)京(jing)大學(xue)集成電(dian)路學(xue)院博士生武蒙(meng)，通訊作者(zhe)是(shi)馬宇飛研究(jiu)員(yuan)和葉樂教授(shou)。
面向邊緣(yuan)AI場(chang)景，針對傳統存(cun)內計(ji)(ji)算(suan)(suan)芯片冗余(yu)(yu)數據(ju)(ju)(ju)處(chu)理產生(sheng)功(gong)耗浪(lang)費(fei)的(de)(de)問題，課題組提出了(le)基于差值(zhi)(zhi)求(qiu)和計(ji)(ji)算(suan)(suan)方式的(de)(de)模擬(ni)存(cun)內計(ji)(ji)算(suan)(suan)拓撲，利用邊緣(yuan)AI場(chang)景中輸(shu)(shu)入特征值(zhi)(zhi)逐漸(jian)且偶然變化(hua)的(de)(de)特點，自(zi)適應的(de)(de)消除(chu)冗余(yu)(yu)數據(ju)(ju)(ju)處(chu)理產生(sheng)的(de)(de)功(gong)耗，顯著提升了(le)神(shen)經網絡(luo)計(ji)(ji)算(suan)(suan)能效。該創新(xin)通過處(chu)理輸(shu)(shu)入變化(hua)量而(er)非輸(shu)(shu)入絕對值(zhi)(zhi)的(de)(de)方式，最大限度消除(chu)了(le)不(bu)變數據(ju)(ju)(ju)處(chu)理所浪(lang)費(fei)的(de)(de)功(gong)耗，提升了(le)計(ji)(ji)算(suan)(suan)效率。
▲（a）差值求和存內計算芯(xin)片數據流與架構圖(tu)（圖(tu)源：北京大學集(ji)成電路學院）
北京大學黃如院(yuan)士-葉樂(le)教授團隊，提(ti)出(chu)(chu)了(le)差值輸(shu)入技(ji)(ji)術和差值矩(ju)陣乘法技(ji)(ji)術，通過將輸(shu)入特征值由絕對量(liang)變為(wei)變化量(liang)的(de)方式(shi)，降(jiang)低(di)(di)了(le)存內(nei)計算(suan)陣列(lie)計算(suan)功耗(hao)，并實現(xian)自適應的(de)輸(shu)出(chu)(chu)分布集中；此(ci)外，還提(ti)出(chu)(chu)了(le)低(di)(di)位(wei)優先模數(shu)轉換(huan)器(qi)，通過減少較小數(shu)據模數(shu)轉化次數(shu)的(de)方式(shi)，在不(bu)損失計算(suan)精度(du)的(de)情況下，顯著降(jiang)低(di)(di)了(le)模擬(ni)存內(nei)計算(suan)中的(de)模數(shu)轉換(huan)功耗(hao)。
基于上述創新技術，該課題組研制了差值求和模擬存內計算芯片，在8-bit輸入/8-bit權重/全精度輸出的情況下，實現了21.38TOPS/W的峰值能效，1.44TOPS/mm2的峰值單位面積算力；在綜合評估指標（=能量效率×面積效率）下，達到了26.72TOPS/W×TOPS/mm2，是世界最好的存內計算芯片的1.25倍。
該(gai)(gai)創(chuang)新(xin)具有高(gao)(gao)(gao)能效(xiao)、高(gao)(gao)(gao)算力、高(gao)(gao)(gao)通用(yong)性三大(da)特性，可應用(yong)于邊(bian)緣(yuan)端AI計(ji)算場景，如圖像(xiang)(xiang)識別(bie)、語音識別(bie)、安防監(jian)控(kong)等。該(gai)(gai)創(chuang)新(xin)有望與圖像(xiang)(xiang)傳(chuan)感器相結合，實現針對邊(bian)緣(yuan)端AI的感存(cun)算一(yi)體高(gao)(gao)(gao)效(xiao)智能處(chu)理。
▲（b）存內計算芯(xin)片(pian)顯(xian)微照片(pian)（圖源：北京大學集(ji)成電路學院）
2、近似數字存內計算芯片：同工藝下能效提升3倍以上
清華大學劉勇攀、賈(jia)弘洋、楊華中(zhong)教授(shou)等發(fa)表題為(wei)《用于神經網絡推斷的28nm 38~102TOPS/W 8-b無(wu)乘近(jin)似數字(zi)SRAM存內計算(suan)宏》（A 28-nm 38-to-102-TOPS/W 8-b Multiply-less Approximate Digital SRAM Compute-In-Memory Macro for Neural-Network Inference）的論(lun)文(wen)。
數字存內計算技術相比于模擬存內計算具有高精度、易集成的特點，但其能量效率和面積效率受數字乘累加電路限制難以進一步提升。針對該關鍵問題，研究團隊設計并流片驗證了一款基于SRAM的高能效近似數字存內計算芯片。
該芯片采用加法網絡近似(si)傳統卷積網絡，通過L1距離代替乘法運(yun)算，大幅削減了數字電路開銷，同時采用預計算重塑數據(ju)流，將絕對值計算進(jin)一(yi)(yi)步(bu)簡化為比(bi)較操作(zuo)。此外(wai)，設計的(de)高密度(du)動態邏輯比(bi)較器通過電路級的(de)可約束近似(si)計算進(jin)一(yi)(yi)步(bu)提(ti)升能效和面積效率。
基于以上創新點設計的存內計算芯片采用28nm工藝制造，峰值8比特計算能量效率達到102TOPS/W，相比于相同工藝下數字存內計算工作能效提升3倍以上，展示了近(jin)似(si)數字(zi)存內計算電(dian)路的性能(neng)優(you)勢。
▲存內計算核心芯片及(ji)硬(ying)件指標（圖源：清華(hua)大學電子工程系）
二、3D點云處理器芯片：支持實現4類稀疏卷積，能效提升2倍以上
清華(hua)大學劉(liu)勇攀、楊華(hua)中教(jiao)授等(deng)發表(biao)題為(wei)《用于大規模化點云(yun)網絡(luo)的(de)28nm 2D/3D統一稀疏卷積(ji)加速器和塊級(ji)近(jin)鄰搜索》（A 28nm 2D/3D Unified Sparse Convolution Accelerator with Block-Wise Neighbor Searcher for Large-Scaled Voxel-Based Point Cloud Network）的(de)論文。
相比2D視覺(jue)信息，3D點云(yun)數據可以提供豐富的幾(ji)何、形狀和深度信息，使得深度3D點云(yun)模型在自(zi)動(dong)駕(jia)駛、智能機器人等領域得到(dao)廣泛應用。
然而3D點云數據(ju)具備稀疏、非(fei)規則的(de)分布特性，帶來隨機數據(ju)存取訪(fang)問、2D/3D多樣稀疏卷積計(ji)(ji)算(suan)、非(fei)均衡計(ji)(ji)算(suan)核心調度(du)等(deng)硬件難題，限(xian)制其(qi)面向實際應用落(luo)地。
為提升點云模型的硬件運行效率，研究團隊設計并發布了2D/3D融合的稀疏點云加速器芯片。團隊基(ji)于分塊存儲管理(li)機制實(shi)現無序稀疏(shu)(shu)(shu)數(shu)據(ju)的(de)連續(xu)、高(gao)效(xiao)傳輸，設計(ji)2D/3D多稀疏(shu)(shu)(shu)度(du)可重(zhong)構卷積(ji)計(ji)算電(dian)路(lu)實(shi)現4類(lei)稀疏(shu)(shu)(shu)卷積(ji)的(de)高(gao)效(xiao)支(zhi)持(chi)，提出多核心混合調度(du)優化策略解決稀疏(shu)(shu)(shu)計(ji)算存在的(de)負載不均衡、數(shu)據(ju)復(fu)用(yong)效(xiao)率低的(de)問題(ti)。
該芯片是首款支持大規模化點云模型端到端運行的智能芯片，在臺積電28nm工藝下成功流片，峰值處理能效達到4.68TOPS/W，相比2022年文獻中的相關工作能效提升2倍以上。
同時，團隊將(jiang)該芯片與激光雷達集成(cheng)實(shi)現(xian)了(le)可演(yan)示(shi)(shi)實(shi)時系(xi)統，并在ISSCC Demo環節中進(jin)行展出(chu)，顯示(shi)(shi)出(chu)其對點(dian)云模型強大(da)的實(shi)時推理能力。
▲點云加速(su)器芯(xin)片及硬件指標（圖源：清華大(da)學(xue)電子工程系）
三、面向物聯網IoT應用的芯片：創高能效、低功耗世界記錄
1、高能效電容型感知芯片：突破高精度電容傳感器的能效世界紀錄
北京大學(xue)(xue)集成電(dian)路學(xue)(xue)院(yuan)博士(shi)生高繼航(hang)作(zuo)為論(lun)(lun)文(wen)第一作(zuo)者、沈(shen)林曉研究員和葉樂(le)教授作(zuo)為通訊作(zuo)者的論(lun)(lun)文(wen)《基于采(cai)樣(yang)熱噪聲消除和非完全(quan)建立相關(guan)電(dian)平抬升(sheng)技術的7.9fJ/Conversion-Step，37.12aFrms噪聲的流(liu)水線逐(zhu)次逼(bi)近型寄存器(qi)架構電(dian)容-數(shu)字轉換器(qi)芯片》（A 7.9 fJ/Conversion-Step and 37.12 aFrms Pipelined-SAR Capacitance-to-Digital Converter with kT/C noise cancellation and Incomplete-Settling based Correlated Level Shifting），發表于今(jin)年ISSCC的模擬傳感器(qi)前端領域(yu)分會場。
該工作面向物聯網傳感器應用，針對不斷上升的高速高精度電容數字轉換器需求，實現了一款高性能電容傳感器，解決(jue)了(le)傳(chuan)統高精度(du)電(dian)容(rong)傳(chuan)感器的(de)架(jia)構不利于高速(su)轉(zhuan)換的(de)問(wen)題，突破了(le)傳(chuan)統電(dian)容(rong)采樣過程中采樣熱噪聲造成(cheng)的(de)性能瓶頸。
針對以上問題，北京大學黃如院士-葉樂教授團隊，從架構和電路兩(liang)個層面(mian)提(ti)出解(jie)決方案(an)。
架構(gou)層面，本工(gong)作創新性地將流(liu)水線型逐次逼近型寄存器轉(zhuan)換架構(gou)引入電(dian)容傳感器領域(yu)，突破(po)傳統架構(gou)面臨的(de)轉(zhuan)換精(jing)度、能效和轉(zhuan)換速(su)度之間的(de)折衷(zhong)關系(xi)。
電路(lu)層面(mian)，該(gai)工作首次提出了可應用于電容(rong)傳(chuan)感中的(de)kT/C采樣噪(zao)(zao)聲消除技術，解決了小電容(rong)傳(chuan)感中的(de)精度上限問題，突(tu)破了采樣熱噪(zao)(zao)聲的(de)精度瓶頸。
此外(wai)，該工作(zuo)還首次提(ti)出了基于不(bu)完全建立的相關電平抬升(sheng)(sheng)技術(shu)，縮(suo)短了傳統增益提(ti)升(sheng)(sheng)技術(shu)的粗放大(da)階段，減少(shao)了額外(wai)功耗，并將等效開環增益大(da)幅提(ti)升(sheng)(sheng)，提(ti)供了極高的增益穩(wen)定性，提(ti)高了級間放大(da)器(qi)的能量效率和精度。
基于上述架構和電路層面的創新，課題組研制了一款基于22nm CMOS工(gong)藝的(de)緊湊型(xing)高能效(xiao)電容傳感器芯片(pian)。該電路在22nm工藝下實現了對0-5.16pF電容值測量，精度達37.12aF，在所有高精度（1fFrms噪聲水平）電容傳感器中具有最高能效（7.9fJ/conv.-step），且達到了71.3dB的信噪比，相較現有工作將能效提升了1倍。
該電(dian)路具有高能效、高精度、小面積、高轉換速度等特點，可(ke)廣泛應用(yong)于面向電(dian)容傳感(gan)的(de)各(ge)類物聯網傳感(gan)器和(he)前端應用(yong)中，并且(qie)為電(dian)容傳感(gan)芯片的(de)小型化提(ti)供了全新的(de)解決方(fang)案。
▲（a）電(dian)容(rong)傳(chuan)感(gan)器架構圖和創新技術（b）電(dian)容(rong)傳(chuan)感(gan)器芯片顯微照(zhao)片和性(xing)能對比圖（圖源：北(bei)京大學(xue)集成電(dian)路學(xue)院）
2、極低功耗振蕩器芯片：創功耗最低的世界紀錄
該工作以《A 150kHz-BW 15-ENOB Incremental Zoom ADC with Skipped Sampling and Single Buffer Embedded Noise-Shaping SAR Quantizer》為題(ti)，發(fa)表(biao)于今(jin)年ISSCC，文(wen)章(zhang)的第一作者(zhe)是北京大學集(ji)成電路學院博士(shi)生王宗楠，文(wen)章(zhang)的通訊(xun)作者(zhe)是唐(tang)希源研(yan)究員。
北京大(da)學(xue)(xue)集(ji)成電路(lu)學(xue)(xue)院(yuan)博士后張(zhang)奕涵(han)作(zuo)為第一作(zuo)者、葉樂教授作(zuo)為通訊作(zuo)者，發(fa)表了(le)題為《一款22nm CMOS工藝下利用基于Gm-C的電流注入控制電路(lu)實(shi)現的0.954nW 32kHz晶體振蕩器(qi)》（A 0.954nW 32kHz Crystal Oscillator in 22nm CMOS with Gm-C-Based Current Injection Control）的論文。
該工作面向智能物聯網AIoT芯片應用，針對需要周期喚醒的AIoT芯片，設計并實現了一款超低功耗晶體振蕩器電路，并實現了綜合條件下國際領先的低功耗與(yu)計(ji)時精度。
北(bei)京大學(xue)黃如院士-葉樂教授團隊提出(chu)了(le)基(ji)(ji)于(yu)Gm-C的(de)(de)(de)(de)電(dian)(dian)流(liu)注入(ru)時(shi)間控(kong)制電(dian)(dian)路(lu)與振幅檢(jian)測電(dian)(dian)路(lu)：該技術創新性地(di)利用(yong)了(le)Gm-C這一基(ji)(ji)礎(chu)模(mo)擬(ni)電(dian)(dian)路(lu)模(mo)塊，解決了(le)電(dian)(dian)荷注入(ru)式晶體振蕩(dang)器的(de)(de)(de)(de)電(dian)(dian)流(liu)注入(ru)時(shi)間與大小控(kong)制的(de)(de)(de)(de)挑戰，使得基(ji)(ji)于(yu)此(ci)技術的(de)(de)(de)(de)32kHz實(shi)時(shi)時(shi)鐘（RTC）電(dian)(dian)路(lu)能夠在實(shi)現高精(jing)度(du)計時(shi)的(de)(de)(de)(de)同(tong)時(shi)，在應用(yong)環境溫度(du)范圍內僅消耗(hao)最多不(bu)到2nW的(de)(de)(de)(de)功耗(hao)；與此(ci)同(tong)時(shi)，由(you)于(yu)模(mo)擬(ni)電(dian)(dian)路(lu)功耗(hao)主要取決于(yu)其偏(pian)置電(dian)(dian)流(liu)，在內置電(dian)(dian)流(liu)源的(de)(de)(de)(de)情況下，該電(dian)(dian)路(lu)較已發表的(de)(de)(de)(de)同(tong)類(lei)工作相比，實(shi)現了(le)功耗(hao)對溫度(du)最低的(de)(de)(de)(de)敏感(gan)性。
▲（a）電流注入型晶振結(jie)構與電路(lu)圖（圖源：北京大學(xue)集(ji)成電路(lu)學(xue)院）
基于上述創新理念與技術，課題組研制了一款基于22nm CMOS工藝的超低功耗32kHz晶體振蕩器芯片。該電路在使用ECS-2X6X音叉型32kHz晶體下，在25?C室溫下的平均功耗僅為0.954nW，取得了已發表過的基于32kHz電流注入晶體振蕩器中功耗最低的世界紀錄。其在80?C下的功耗僅為1.90nW，為低功耗晶體振蕩器中的世界紀錄。
該晶體振蕩器在長時工作下表現出了低至6ppb的Allan誤差（Allan Deviation），取得了單電源晶體振蕩器電路的長時穩定性世界紀錄。該電路可廣泛應用于面向環境應用的IoT芯片(pian)中(zhong)，作為其中(zhong)低功(gong)耗高精度(du)實時時鐘模塊的核心。
▲（b）晶振(zhen)芯(xin)片顯(xian)微照片（圖(tu)源(yuan)：北京(jing)大學集成電路(lu)學院）
四、模數轉換：最高輸入帶寬，最低系統功耗
1、高能效模數轉換器芯片：最高輸入帶寬，領先能效水平
北京大學集成電路學院博士生王宗(zong)楠作為(wei)第一作者、唐(tang)希源(yuan)研究員作為(wei)通訊作者的論文(wen)“A 150kHz-BW 15-ENOB Incremental Zoom ADC with Skipped Sampling and Single Buffer Embedded Noise-Shaping SAR Quantizer”發表于今年ISSCC。
面向語(yu)音識別、智慧醫療(liao)等多種物(wu)聯網應用，針對其對中(zhong)等帶(dai)寬(kuan)信(xin)號實現高(gao)精度、高(gao)能效采集(ji)的(de)需(xu)求(qiu)，本工作(zuo)實現了(le)(le)一種在(zai)性能上國際領先且(qie)易于驅動和系統集(ji)成的(de)增量型縮放式模(mo)數(shu)轉(zhuan)換器(qi)，相比于其他(ta)同類(lei)型的(de)縮放式模(mo)數(shu)轉(zhuan)換器(qi)設計取得了(le)(le)最(zui)高(gao)的(de)帶(dai)寬(kuan)和最(zui)低的(de)驅動需(xu)求(qiu)。
本工(gong)作在縮(suo)放式模數轉(zhuan)換器(qi)的(de)(de)架構和電路(lu)方(fang)面提出了(le)(le)新(xin)的(de)(de)設計方(fang)法：在架構方(fang)面，首次(ci)采用(yong)噪聲整(zheng)形逐次(ci)逼近型(xing)量化器(qi)進行(xing)縮(suo)放式模數轉(zhuan)換器(qi)中(zhong)的(de)(de)細量化，并提出了(le)(le)一次(ci)采樣(yang)多次(ci)量化的(de)(de)量化方(fang)法，大(da)幅降低(di)了(le)(le)對采樣(yang)電路(lu)的(de)(de)要(yao)求，提升(sheng)了(le)(le)系(xi)統(tong)的(de)(de)帶(dai)寬；在電路(lu)方(fang)面，提出了(le)(le)一種新(xin)型(xing)的(de)(de)環路(lu)濾波(bo)(bo)器(qi)電路(lu)設計方(fang)法，該方(fang)法僅(jin)需要(yao)一個(ge)動(dong)態緩沖器(qi)即(ji)可實現高階、高魯棒性的(de)(de)環路(lu)濾波(bo)(bo)器(qi)，顯著(zhu)降低(di)了(le)(le)系(xi)統(tong)硬件開銷和功(gong)耗。
▲（a）縮放式模數(shu)轉換器電路及原理圖(tu)（圖(tu)源：北京大(da)學(xue)(xue)集成電路學(xue)(xue)院(yuan)）
基于上述創新技術，課題組研制了一款基于28nm CMOS工藝的增量型縮放式模數轉換器芯片。
該款芯片一次模數轉換僅需要8次采樣，在低頻2.5kHz和中頻20kHz的輸入信號下分別達到了92.5dB和92.2dB的信噪失真比，系統功耗為160μW，在同類的縮放式模數轉換器中具有最高的輸入帶寬（150kHz），且易于驅動，單次轉換所需的輸入驅動開銷最小，整個系統達到了國際領先的模數轉換器能效水平（182.2dB FoM）。
該電路可廣泛應用于多種物聯網應用場景，并且為如縮(suo)放式模(mo)數(shu)轉(zhuan)換(huan)器的(de)多步模(mo)數(shu)轉(zhuan)換(huan)器提供了新的(de)實現和量化方(fang)法。
▲（b）縮放(fang)式模數轉換(huan)器芯片(pian)顯微照片(pian)（圖源：北京大(da)學集(ji)成電路(lu)學院）
2、超低功耗模數轉換芯片：相同指標下功耗最低的ADC
清華(hua)大學揭(jie)路教(jiao)(jiao)授和孫楠教(jiao)(jiao)授等發表了題為“A 10mW 10-ENOB 1GS/s Ring-Amp-Based Pipelined TI-SAR ADC with Split MDAC and Switched Reference Decoupling Capacitor”的論文。
下一代無(wu)線通信系(xi)統（如WiFi-7）向著更高(gao)帶寬與更高(gao)階調制(zhi)進展，對(dui)高(gao)速（>1GS/s）中高(gao)精(jing)度（>12比特）模(mo)數轉換(huan)器（ADC）有著迫(po)切需(xu)求，且ADC功耗往(wang)往(wang)成為系(xi)統的功耗瓶頸。
針對高速(su)(su)高精(jing)度(du)ADC的(de)低功(gong)耗(hao)(hao)設(she)計挑戰，研究(jiu)團隊采(cai)用了流水線(xian)與時間交(jiao)(jiao)織(zhi)融合的(de)架構，在避免了時間交(jiao)(jiao)織(zhi)復雜校準的(de)同時大(da)幅降(jiang)低了功(gong)耗(hao)(hao)；針對高速(su)(su)余差放大(da)器設(she)計問題(ti)，通過分裂電容的(de)方式解(jie)決了低電源電壓下高速(su)(su)環(huan)形放大(da)器的(de)PVT穩定性問題(ti)。
基于該架構設計的12比特ADC采用28nm工藝實現，在1GS/s采樣率下包含基準緩沖器的總功耗僅為10mW，并達到63dB的SNDR，是目前相同指標下功耗最低的ADC。
▲顯微照片（上）及與世界先進水平(ping)能效的對比(bi)（下）（圖源：清華大學電子(zi)工(gong)程系）
五、通信芯片：高速率、高可靠、高能效
1、超高速發送機芯片：提供高速率、高可靠的數據傳輸
該工作以“A 128Gb/s PAM-4 Transmitter with Programmable-Width Pulse Generator and Pattern-Dependent Pre-Emphasis in 28nm CMOS”為題發表，第一作者是北京大學集成電路學院博士生盛凱，通訊作者是蓋偉新教授。?
不斷(duan)增長的通(tong)信(xin)需求持續推(tui)動有(you)線通(tong)信(xin)鏈路向更高(gao)的數(shu)據(ju)速(su)率演(yan)進(jin)，目前超(chao)高(gao)速(su)有(you)線收發(fa)機的數(shu)據(ju)速(su)率已達到100+Gb/s量(liang)級。為了提高(gao)頻譜(pu)利用率，四電平脈沖幅度調(diao)制（PAM-4）在超(chao)高(gao)速(su)鏈路中(zhong)被廣泛采用。然而PAM-4調(diao)制方(fang)式面臨眼寬、眼高(gao)減小的挑戰(zhan)。
北京大學蓋(gai)偉(wei)新教授團隊從電(dian)路設計(ji)和均衡(heng)(heng)機制方(fang)面入手，提(ti)出了(le)可編程寬(kuan)(kuan)度(du)的(de)(de)(de)脈(mo)沖發(fa)生(sheng)器(qi)，依靠脈(mo)沖寬(kuan)(kuan)度(du)調節(jie)驅動器(qi)增益，從而實(shi)現最快信(xin)號翻轉速度(du)，減小信(xin)號邊沿在碼(ma)(ma)元寬(kuan)(kuan)度(du)中占據的(de)(de)(de)比例，改善眼寬(kuan)(kuan)；提(ti)出了(le)基于碼(ma)(ma)型的(de)(de)(de)預(yu)加重均衡(heng)(heng)機制，通過檢(jian)測電(dian)路對待發(fa)送的(de)(de)(de)信(xin)號碼(ma)(ma)型實(shi)時監測，在特定(ding)信(xin)號處(chu)以注入電(dian)流的(de)(de)(de)方(fang)式加強信(xin)號，消除碼(ma)(ma)間(jian)干擾的(de)(de)(de)同時避免(mian)輸(shu)出擺幅衰(shuai)減。
▲（a）發送機架構圖（圖源(yuan)：北京(jing)大學集成電路學院(yuan)）
基于上述創新設計，課題組研制了一款基于28nm CMOS工藝的超高速有線發送機芯片，并對芯片進行了性能測試與匯報。該發送機芯片實現了高達128Gb/s PAM-4的數據速率，并且取得了1.4pJ/b的能量效率；提出的可編程寬度脈沖發生器實現了13%的眼寬增長，且沒有額外的功耗代價；相比傳統前饋均衡，基于碼型的預加重均衡機制使得眼圖張開面積提高了約25%。該電路可(ke)廣泛應用于(yu)數據中(zhong)心、高性能(neng)計算等高通信需求(qiu)的(de)場景(jing)，為(wei)其(qi)提供高速率(lv)、高可(ke)靠的(de)數據傳輸。
▲（b）發(fa)送機芯片顯微(wei)照片（圖源：北京大學集成電路學院）
2、超低功耗Gbps發射機芯片：實現首個高速無晶振的IR-UWB發射機
清華大學(xue)張(zhang)沕(wu)琳副教授(shou)等發表題為(wei)“A 1.8Gb/s, 2.3pJ/bit, Crystal-Less IR-UWB transmitter for neural implants”的論(lun)文。
近年來腦機(ji)接口前沿(yan)領(ling)域涌現了(le)一批千(qian)通道以上的(de)高密(mi)度(du)電極(ji)，與這些電極(ji)搭配的(de)無線傳輸技術需(xu)要滿足高速(su)率(lv)（>1Gbps），低功耗（<10mW），小體積和經皮傳輸四(si)大(da)條件。
針對這些挑戰，研(yan)究(jiu)團(tuan)隊首先設計了D16PPM-PWM-DBPSK的(de)IR-UWB混合調制方式，讓單個IR-UWB脈沖可(ke)以調制6bit信息，成倍(bei)減(jian)少相同(tong)數據率(lv)下的(de)發(fa)射脈沖數量；同(tong)時(shi)采用(yong)(yong)差分(fen)編碼(ma)的(de)方式，降低了調制解(jie)調對晶(jing)(jing)振和PLL提供的(de)高精度時(shi)鐘(zhong)的(de)需求(qiu)，適用(yong)(yong)于體積受(shou)限(xian)的(de)無晶(jing)(jing)振場景。
為了降低功耗，研究團隊提出了基于多相環路振蕩器的數字邊沿組合發射機架構，通過(guo)高效率的脈(mo)沖生成模塊，脈(mo)沖整形(xing)模塊和PA模塊，實(shi)現了(le)所提出(chu)的混合(he)調制方式(shi)。
基于該架構的40nm發射機，在達到1.8Gbps的吞吐率的同時，功耗僅4.09mW，能量效率達到了2.3pJ/bit，實現了相關工作中最高的傳輸速度和最優的能量效率，也是首個高速無晶振的IR-UWB發射機。
最后，這一發射機在體(ti)外(wai)經皮傳(chuan)輸(shu)實(shi)驗(yan)中實(shi)現(xian)了20cm的經皮傳(chuan)輸(shu)距離。
▲芯片(pian)圖(tu)片(pian)及性能對比（圖(tu)源：清(qing)華(hua)大學電子(zi)工(gong)程系）
3、超高速接收機前饋均衡器芯片：適用于數據中心、Chiplet等
該工作以(yi)《一款28nm工藝下，基于延(yan)遲(chi)線技術并支持低頻均衡(heng)的0.43pJ/b，200Gb/s，5抽(chou)頭接收機前(qian)饋(kui)均衡(heng)器》（A 0.43pJ/b 200Gb/s 5-Tap Delay-Line-Based Receiver FFE with Low-Frequency Equalization in 28nm CMOS）為(wei)題，發表于今年ISSCC先進有線互連技術分(fen)會場，文章的第一作者為(wei)北京大學(xue)集成(cheng)電路學(xue)院博(bo)士生葉(xie)秉奕(yi)，文章的通訊作者為(wei)蓋偉(wei)新(xin)教(jiao)授。
該工作面向超高速串行傳輸應用，針對傳統判決反饋均衡器時序難以滿足、前饋均衡器采樣保持功耗較大的問題，設計并實現了一款超高速接收機前饋均衡器芯片，傳輸速率、均衡能力與能效比均為同類芯片最優水平。
北京大學蓋偉新-何燕冬教授團隊提出了基于延遲線與分布式抽頭的前饋均衡技術：該技術利用無源延遲線在超高速場景下損耗小的天然優勢，解決了對模擬信號延時的功耗與噪聲較大的問題，在實現200Gb/s超高(gao)速率均衡的(de)同時，利(li)用分布式結構降(jiang)低(di)了(le)抽頭(tou)負載電(dian)容引入的(de)信號(hao)反射；此外，通過(guo)在抽頭(tou)放大(da)器(qi)(qi)中采用源(yuan)極RC退(tui)化技(ji)術，賦(fu)予前饋均衡器(qi)(qi)靈活的(de)低(di)頻均衡能力，避(bi)免(mian)僅靠增加抽頭(tou)數量來消(xiao)除長尾碼間干擾(rao)，大(da)幅(fu)降(jiang)低(di)了(le)電(dian)路(lu)功耗(hao)。
基于上述創新技術，課題組研制了一款基于延遲線的200Gb/s接收機前饋均衡器芯片。
該芯片實現了對200Gb/s數據的均衡，可提供高達17.2dB的均衡能力，且能效比僅0.43pJ/b，均為接收機連續時(shi)間(jian)前饋(kui)均衡器的最優水平。
▲（a）接收機(ji)前饋均衡器架構圖(tu)（圖(tu)源(yuan)：北京大學集(ji)成(cheng)電(dian)路(lu)學院）
該均衡器芯片具有高帶(dai)寬、低(di)功耗(hao)、低(di)噪(zao)聲的優勢，可(ke)廣(guang)泛用于數據中心、Chiplet等(deng)串行數據傳輸應用中，為(wei)未(wei)來短距200Gb/s接收機提供了全新(xin)的低(di)功耗(hao)解(jie)決方案。
▲（b）均(jun)衡(heng)器芯片(pian)顯(xian)微照(zhao)片(pian)（圖源：北(bei)京(jing)大學(xue)集成電路學(xue)院）
4、寬帶太赫茲倍頻芯片：提高工作帶寬、輸出功率和基波抑制水平
清華(hua)大(da)學(xue)陳文華(hua)教授(shou)團隊發(fa)表了題為“A 200-to-350GHz SiGe BiCMOS Frequency Doubler with Slotline-Based Mode-Decoupling Harmonic Tuning Technique Achieving 1.1-to-4.7dBm Output Power”的(de)論文。
硅基寬帶太赫茲信號產生是實現低成本、高集成度的高精度雷達和高分辨率成像等系統的重要途徑。針對傳統硅基太赫茲振蕩器和倍頻器所面臨的帶寬受限和輸出功率不足問題，團隊提出了基于槽線的諧波調諧技術，通過槽線變(bian)壓器(qi)(qi)結構為推-推式二倍頻器(qi)(qi)（push-push frequency doubler）在超(chao)寬帶范圍內(nei)實現了(le)高(gao)平衡度的基波(bo)輸入和最佳二次諧波(bo)調諧，有效地提高(gao)了(le)倍頻器(qi)(qi)的工作(zuo)帶寬、輸出功率和基波(bo)抑制水平。
▲寬帶太赫茲倍頻(pin)芯(xin)片（圖源：清華(hua)大學電子(zi)工程系）
所提出的寬帶二倍頻器基于0.13μm SiGe BiCMOS工藝成功流片，在200至350GHz頻帶內實現了最高4.7dBm的輸出功率和最大37dBc基波抑制水平，功率波動僅為3.6dB，其各項性能指標在超寬帶范圍內達到甚至超過了相似頻(pin)段的窄帶(dai)太赫茲倍(bei)頻(pin)芯片。
▲寬帶太赫茲倍(bei)頻(pin)芯片指標（圖源：清華大學電(dian)子工程系）
來源：北京(jing)大(da)學(xue)集成電路(lu)學(xue)院、清華大(da)學(xue)電子工程系(xi)
