芯東西（公眾號：aichip001）
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芯東西(xi)4月2日消息，據AnandTech報道，美國芯片軟(ruan)件設(she)(she)計工具巨頭(tou)新思科技(ji)（Synopsys）推(tui)出了業界首個全(quan)棧式人工智(zhi)能驅動的(de)電子設(she)(she)計自動化(hua)（EDA）工具套件Synopsys.ai，涵(han)蓋(gai)了芯片設(she)(she)計從架構到(dao)設(she)(she)計和實現到(dao)制(zhi)造的(de)所(suo)有階段。
該套(tao)件有望從根本上縮短芯(xin)片(pian)開發(fa)時間，并(bing)降低設計成(cheng)本、提高產量、增強(qiang)芯(xin)片(pian)性(xing)能。這套(tao)工具將對在前(qian)沿節點(dian)（如5nm、3nm、2nm級等）制造的芯(xin)片(pian)組起到縮短開發(fa)時間，保持甚(shen)至降低芯(xin)片(pian)開發(fa)成(cheng)本的作用(yong)。
一、芯片開發成本超10億美元，軟件成本占40%
隨著芯(xin)片設計(ji)的(de)(de)復(fu)(fu)雜性增加及工(gong)藝技(ji)術的(de)(de)不斷(duan)迭代。其設計(ji)和制造(zao)成(cheng)本(ben)上升到前所(suo)未有的(de)(de)水平。設計(ji)一(yi)顆復(fu)(fu)雜的(de)(de)7nm芯(xin)片成(cheng)本(ben)約(yue)(yue)為(wei)3億(yi)美元，其中包括約(yue)(yue)40%的(de)(de)軟(ruan)件費用。根據國際(ji)商業戰略（IBS）的(de)(de)估計(ji)，一(yi)顆5nm芯(xin)片包括軟(ruan)件的(de)(de)設計(ji)成(cheng)本(ben)超(chao)過5.4億(yi)美元。一(yi)個復(fu)(fu)雜的(de)(de)3nm GPU的(de)(de)開發成(cheng)本(ben)約(yue)(yue)為(wei)15億(yi)美元，包括約(yue)(yue)40%的(de)(de)軟(ruan)件費用。
▲芯片開(kai)發成本(ben)（圖源：AnandTech）
傳(chuan)統的(de)(de)(de)半導體設計(ji)方法存在的(de)(de)(de)弊端也許是(shi)芯片開(kai)發成(cheng)本(ben)急(ji)劇(ju)上升(sheng)的(de)(de)(de)原因(yin)之一。它需(xu)要(yao)數百名工程師和(he)數千臺服務器在幾(ji)年內對架構、結構、邏輯(ji)和(he)布局設計(ji)進行開(kai)發和(he)模(mo)擬。同時，每個設計(ji)階段對于芯片質(zhi)量好壞都至關重要(yao)，但這些任務在本(ben)質(zhi)上是(shi)反復的(de)(de)(de)、耗時的(de)(de)(de)。
由(you)于這個(ge)原因(yin)，隨(sui)(sui)著(zhu)芯片變(bian)得越(yue)(yue)來越(yue)(yue)復雜，半導體公(gong)司不能隨(sui)(sui)意把有(you)限(xian)的(de)員工中(zhong)大(da)批工程師分配到某個(ge)任務中(zhong)，故每次設計(ji)花(hua)費的(de)時間(jian)也越(yue)(yue)來越(yue)(yue)長。
▲傳(chuan)統(tong)“瀑布式”芯片設計(ji)方法（圖源：AnandTech）
瀑(pu)布式方法幾乎(hu)排除了后向流動，從成(cheng)千上萬可能(neng)的布局(ju)設(she)計(ji)(ji)中選擇(ze)一個(ge)，對架構設(she)計(ji)(ji)幾乎(hu)沒(mei)有影響。因此，避免效率低(di)下導致成(cheng)本高(gao)于預(yu)期(qi)(qi)、性能(neng)低(di)于預(yu)期(qi)(qi)、功耗高(gao)于預(yu)期(qi)(qi)的唯一方法就(jiu)是(shi)讓不(bu)同的設(she)計(ji)(ji)團隊在各個(ge)階段更緊密地合作(zuo)。然(ran)而，隨著設(she)計(ji)(ji)周(zhou)期(qi)(qi)的延(yan)長，這變得更加困難。
5nm和(he)(he)3nm芯(xin)片的(de)制(zhi)造成(cheng)本也明顯高于上一代芯(xin)片的(de)成(cheng)本。最(zui)新的(de)制(zhi)造工藝(yi)需要廣泛(fan)使(shi)用極紫(zi)外光刻技術和(he)(he)更(geng)昂貴的(de)原材料（如光掩膜(mo)的(de)膠粒、抗(kang)蝕劑等）。因此，對(dui)于芯(xin)片開發(fa)商來說，實現接近(jin)完美的(de)設計和(he)(he)更(geng)低的(de)成(cheng)本變得更(geng)加關鍵。
總體說來，半導體行業如今面(mian)臨著幾個挑戰，分別(bie)是(shi)(shi)縮短開(kai)發(fa)時間，保持甚(shen)至降(jiang)低芯(xin)片開(kai)發(fa)成本，并確保可預(yu)測的制造成本。在(zai)該(gai)行業面(mian)臨高技(ji)能工程師不足的情(qing)況(kuang)下，所有(you)情(qing)況(kuang)都要考慮到，這就是(shi)(shi)Synopsys.ai EDA套件發(fa)揮作用的地方。
二、Synopsys軟件套件可用于芯片設計全階段
Synopsys.ai全棧EDA套件由(you)三個關鍵應用(yong)(yong)組成：用(yong)(yong)于(yu)(yu)芯片設(she)計的DSO.ai；用(yong)(yong)于(yu)(yu)功(gong)能驗證的Synopsys VSO.ai；用(yong)(yong)于(yu)(yu)硅測(ce)試的TSO.ai。該套件旨在利用(yong)(yong)CPU和(he)GPU加速的機器學(xue)習(xi)和(he)強化學(xue)習(xi)，加快迭代耗時的芯片設(she)計階(jie)段。
▲Synopsys軟件所覆蓋階段（圖(tu)源：AnandTech）
新思科技推出由AI驅(qu)動的(de)DSO.ai已經有兩年時間了，到目前(qian)為止，已經使用(yong)該EDA工具完成了100多項(xiang)設計。
新思科技的軟件(jian)套件(jian)可用(yong)于所有芯片設(she)(she)計(ji)階段，包括(kuo)模擬、設(she)(she)計(ji)捕獲、IP驗證、物理(li)實現、簽核(he)、測試和制(zhi)造(zao)。該(gai)公司希望用(yong)人工(gong)智能快速(su)跟蹤所有設(she)(she)計(ji)階段。
三、人工智能最快找到最優方案，幫助提高微架構開發能力
經驗豐富的(de)(de)(de)工程師通常會開發微(wei)架(jia)構，這個(ge)階段被許多(duo)人(ren)認為(wei)是技術和(he)(he)藝(yi)術的(de)(de)(de)交叉(cha)點。事實(shi)上，微(wei)架(jia)構的(de)(de)(de)開發也相(xiang)當快。新思科技認為(wei)這個(ge)階段可(ke)(ke)以(yi)用人(ren)工智能來加速(su)和(he)(he)改(gai)進，因(yin)為(wei)機器與(yu)人(ren)不(bu)同，機器可(ke)(ke)以(yi)快速(su)估計最有效的(de)(de)(de)架(jia)構參數和(he)(he)數據(ju)路徑。
新思科技電子設計(ji)自動化部（EDA）總經理Shankar Krishnamoorthy指(zhi)出：“開發芯(xin)(xin)片(pian)的(de)整個過(guo)程是從芯(xin)(xin)片(pian)的(de)架構(gou)(gou)開始的(de)，要考(kao)慮(lv)(lv)很多(duo)方面。緩存需要多(duo)大的(de)空(kong)間(jian)？計(ji)算機(ji)和內存之(zhi)間(jian)有什么(me)樣(yang)的(de)接(jie)口(kou)？應該考(kao)慮(lv)(lv)什么(me)樣(yang)的(de)內存配置，這些會產生很多(duo)的(de)選(xuan)擇，一個架構(gou)(gou)專家會迅(xun)速探(tan)索這些選(xuan)擇，然后匯(hui)聚到(dao)什么(me)是正(zheng)確的(de)參數來實現芯(xin)(xin)片(pian)設計(ji)。這個過(guo)程可以(yi)通(tong)過(guo)人工智能來快速探(tan)索解決(jue)方案并產生一個更(geng)好(hao)的(de)結果(guo)。”
在有經(jing)驗(yan)的架構師短缺(que)的情(qing)況(kuang)下，使用人工智能(neng)進(jin)行微(wei)架構探索可以(yi)提高公司的微(wei)架構開發能(neng)力。
Krishnamoorthy還說：“在(zai)已經有一(yi)個(ge)專(zhuan)家(jia)的(de)情況下，人工智(zhi)能(neng)(neng)(neng)確實是一(yi)個(ge)好助(zhu)手。現代(dai)人工智(zhi)能(neng)(neng)(neng)技(ji)術通過(guo)使用獎勵和(he)懲(cheng)罰機制，在(zai)一(yi)個(ge)非常大(da)的(de)參(can)數空間中(zhong)選(xuan)擇(ze)更合適的(de)架構。最終會呈現出幾個(ge)選(xuan)擇(ze)方案（如功率和(he)性(xing)能(neng)(neng)(neng)之間的(de)權衡），架構師可以從中(zhong)挑選(xuan)出最適合的(de)工作負載選(xuan)擇(ze)。”
四、加快驗證IP過程，VSO.ai可提高30%驗證生產率
功(gong)(gong)能(neng)和IP驗(yan)證(zheng)是一個(ge)占用(yong)大(da)量時(shi)間的芯片(pian)設(she)(she)計(ji)步(bu)驟(zou)。芯片(pian)設(she)(she)計(ji)者需要單獨(du)測(ce)(ce)試每個(ge)IP，并確保其功(gong)(gong)能(neng)正確，然后再將其集成，當多個(ge)IP組合在一起時(shi)，驗(yan)證(zheng)的復(fu)雜性(xing)也會成倍增加。同時(shi)，每個(ge)單獨(du)的IP實現高水(shui)平(ping)的測(ce)(ce)試覆蓋(gai)率是至關重要的。
▲VSO.ai功能(neng)（圖源：AnandTech）
現(xian)在(zai)(zai)，驗證IP的(de)常用方法是(shi)由(you)設(she)計者創建(jian)一個(ge)(ge)反映其驗證策略的(de)測(ce)試基準，然后，在(zai)(zai)傳統模擬器的(de)幫助下，使用傳統的(de)仿(fang)真技(ji)術(shu)對(dui)該測(ce)試基準進行仿(fang)真，如約束(shu)性隨機仿(fang)真。更快實現(xian)特(te)定IP的(de)高目(mu)標覆蓋率是(shi)Synopsys VSO.ai可(ke)以解決的(de)一個(ge)(ge)挑戰，這(zhe)也是(shi)Synapsys.ai的(de)一部分。
新思科技(ji)(ji)的EDA小組負(fu)責人稱：“通過將強化學習等技(ji)(ji)術深入(ru)到模擬(ni)引擎中，可(ke)(ke)以(yi)實現IP 99%的覆蓋率，同時可(ke)(ke)以(yi)在更短的時間內(nei)實現目標覆蓋率。Synopsys VSO.ai軟件既可(ke)(ke)以(yi)擴大目標覆蓋面，又可(ke)(ke)以(yi)加快IP驗證(zheng)過程。”
Takahiro Ikenobe是日本(ben)半導體芯(xin)片(pian)巨頭瑞(rui)薩科技(ji)共享(xiang)研發(fa)(fa)核(he)心IP部門的(de)IP開發(fa)(fa)總監，他說：“由于設計(ji)復雜性的(de)上升(sheng)，芯(xin)片(pian)設計(ji)使用傳統技(ji)術(shu)來滿足質量(liang)和上市時間的(de)限制正在(zai)(zai)變得困難。使用Synopsys VSO.ai的(de)人工智能(neng)(neng)驅(qu)動驗證，我們在(zai)(zai)減少(shao)功能(neng)(neng)覆蓋孔方面取得了(le)高達10倍的(de)改進，IP驗證生產率也提(ti)高了(le)30%，這表(biao)明(ming)人工智能(neng)(neng)有能(neng)(neng)力(li)幫助我們應對(dui)日益復雜的(de)設計(ji)帶來的(de)挑戰。”
五、快速完成布局和繞線，DSO.ai設計芯片數高達170個
在(zai)現實(shi)世界中完成復雜的(de)芯片(pian)設計是非常困(kun)難的(de)。雖然(ran)EDA工具負(fu)責芯片(pian)設計的(de)流程(cheng)，但仍然(ran)需要熟練(lian)的(de)人類(lei)工程(cheng)師(shi)完成芯片(pian)布局規劃(hua)、繞(rao)線，利(li)用(yong)他們的(de)經驗來創造高效(xiao)的(de)設計。
盡管有(you)經驗(yan)的(de)(de)工(gong)程師(shi)工(gong)作(zuo)速度(du)很快，但他們的(de)(de)能力有(you)限，無法(fa)在(zai)合理的(de)(de)時間(jian)范圍(wei)內快速評(ping)估(gu)數以(yi)百計的(de)(de)設(she)計方案，探索所(suo)有(you)潛(qian)在(zai)的(de)(de)組(zu)合，并模擬數十甚(shen)至數百種不同的(de)(de)布局以(yi)確(que)定最佳設(she)計。通常(chang)他們會采用最優的(de)(de)方法(fa)，但這(zhe)些方法(fa)對(dui)于在(zai)特定生產節點上制(zhi)造的(de)(de)特定芯片來說可(ke)能并不是最有(you)效的(de)(de)方法(fa)。
▲DSO.ai功(gong)能（圖源(yuan)：AnandTech）
DSO.ai等(deng)平臺不需要模擬所有可(ke)能(neng)的芯片(pian)布局和(he)繞線方式，而是利用人工智能(neng)來評估架構選擇、功率和(he)性(xing)能(neng)目(mu)標(biao)等(deng)所有組合(he)，然后模擬不同(tong)的布局，在短時間內(nei)找到(dao)符合(he)預期(qi)性(xing)能(neng)、功率、面積和(he)成本(ben)（PPA）組合(he)的布局。
在模(mo)(mo)擬環節去模(mo)(mo)擬一個現實中的(de)(de)CPU、GPU是(shi)相當難完成的(de)(de)。傳統(tong)上，芯片(pian)設計師(shi)使(shi)用基(ji)于(yu)CPU或FPGA的(de)(de)大型機器來模(mo)(mo)擬未來的(de)(de)芯片(pian)。不過，新思科技為這些工作負(fu)載應(ying)用了GPU加(jia)速，并獲得(de)了數倍的(de)(de)性能提升。
Krishnamoorthy說：“如果我們看一下(xia)分立存儲(chu)器的設計，如DRAM或NAND閃存，這些都(dou)是(shi)(shi)非(fei)常大的電路，需(xu)要對電氣正確(que)性(xing)、物理正確(que)性(xing)進行模擬，還要考慮(lv)到壓力、IR下(xia)降所(suo)有其他類型(xing)的影響。這些非(fei)常大的離散存儲(chu)器結構的模擬是(shi)(shi)非(fei)常耗(hao)時的。這是(shi)(shi)一個(ge)我們已經成功應用GPU加速(su)的領域，以(yi)加速(su)模擬這些大型(xing)電路所(suo)需(xu)時間的數倍加速(su)。”
新思科技發布的DSO.ai工具可(ke)以(yi)用來設(she)計模擬電(dian)路，這些電(dian)路隨著每個新節點而擴展設(she)計。
“如果在不改變電(dian)(dian)路(lu)的(de)前提下，采(cai)取PLL或任何(he)其他類(lei)型的(de)模(mo)擬電(dian)(dian)路(lu)，從(cong)7nm遷移(yi)(yi)(yi)到(dao)5nm或5nm遷移(yi)(yi)(yi)到(dao)3nm，將電(dian)(dian)路(lu)從(cong)一(yi)個節(jie)點遷移(yi)(yi)(yi)到(dao)另一(yi)個節(jie)點的(de)過程(cheng)，對于自動(dong)化和人工智(zhi)能的(de)應用(yong)來(lai)說(shuo)是成熟的(de)。因此(ci)，這是我(wo)們(men)應用(yong)人工智(zhi)能加速這一(yi)過程(cheng)的(de)另一(yi)個領域，并大大減少遷移(yi)(yi)(yi)模(mo)擬電(dian)(dian)路(lu)所需(xu)的(de)努力和時間。”新思科技(ji)的(de)高管解(jie)釋(shi)說(shuo)。
新思科(ke)技稱，類似的(de)(de)人工(gong)(gong)智(zhi)能(neng)能(neng)力可以簡(jian)化在不(bu)(bu)同代工(gong)(gong)廠或工(gong)(gong)藝節點之間轉(zhuan)移芯片設計(ji)的(de)(de)任務。然而(er)，值得考慮的(de)(de)是(shi)，復(fu)雜的(de)(de)設計(ji)的(de)(de)功率、性(xing)能(neng)和面積特性(xing)（PPAc）是(shi)為特定(ding)節點定(ding)制的(de)(de)。目前仍不(bu)(bu)確定(ding)人工(gong)(gong)智(zhi)能(neng)是(shi)否能(neng)有(you)效地將這(zhe)樣的(de)(de)設計(ji)從一個代工(gong)(gong)廠遷(qian)移到(dao)另一個代工(gong)(gong)廠，同時(shi)保(bao)留所有(you)的(de)(de)關鍵(jian)特性(xing)。
新思科技(ji)提(ti)供(gong)DSO.ai平(ping)臺(tai)已(yi)經有(you)幾年的(de)時(shi)間(jian)了，到目前為止，已(yi)有(you)約170個使用這種(zhong)(zhong)EDA工具設(she)(she)計(ji)的(de)芯片已(yi)經完成(cheng)。Krishnamoorthy說：“我(wo)們在一月份(fen)已(yi)完成(cheng)了100個芯片的(de)設(she)(she)計(ji)，現在已(yi)經接近170個了，在客戶群中采用這種(zhong)(zhong)基于人工智能(neng)的(de)物理設(she)(she)計(ji)的(de)速度真(zhen)的(de)很快。”
六、TSO.ai幫助降低測試成本和時間，測試芯片模式減少超20%
芯片(pian)(pian)(pian)實現和(he)生(sheng)產后，芯片(pian)(pian)(pian)設計(ji)者(zhe)需要驗(yan)證(zheng)一(yi)(yi)切工(gong)(gong)作正常(chang)，這個過程(cheng)(cheng)有點類似于(yu)IP驗(yan)證(zheng)。芯片(pian)(pian)(pian)被插入測(ce)試器設備(bei)中，并運行特定的(de)(de)測(ce)試模(mo)式(shi)，以確認芯片(pian)(pian)(pian)是否(fou)正常(chang)運行。因此，測(ce)試一(yi)(yi)個SoC（片(pian)(pian)(pian)上系統）或一(yi)(yi)個實際系統所需的(de)(de)模(mo)式(shi)數量是產品工(gong)(gong)程(cheng)(cheng)部門主要關注的(de)(de)內容。
▲TSO.ai功能（圖(tu)源：AnandTech）
Synopsys TSO.ai工具旨在幫助半導體公司生(sheng)成(cheng)正(zheng)(zheng)確(que)的測(ce)(ce)試模(mo)式，將(jiang)其(qi)必須(xu)運(yun)行的模(mo)式數量(liang)減少20%至30%，并加快硅測(ce)(ce)試/驗證階段的速(su)度，然后用相同的測(ce)(ce)試序列(lie)來測(ce)(ce)試所(suo)(suo)有大規(gui)模(mo)生(sheng)產的芯片，以確(que)保其(qi)功(gong)能(neng)正(zheng)(zheng)常(chang)。測(ce)(ce)試階段的持續(xu)時(shi)間直接(jie)影響到成(cheng)本(ben)，所(suo)(suo)以它特別關鍵(jian)，尤(you)其(qi)是對于大批量(liang)的零件。
新思科技(ji)的(de)高(gao)管說：“我們已經展示了人工智能如何將測試芯片所需(xu)的(de)模式(shi)總數大(da)(da)大(da)(da)減(jian)少(shao)，可(ke)以減(jian)少(shao)20%到30%的(de)測試模式(shi)。可(ke)以直接轉化為測試成本和測試人員(yuan)的(de)時(shi)間，這(zhe)對新思科技(ji)來說是一(yi)件(jian)大(da)(da)事。”
七、人工智能設計芯片，可降低工程成本和計算成本
在芯片設計(ji)中使用人工智能可以加快其(qi)上市時間，并(bing)大大降低開(kai)發和生產成(cheng)本。新思科技稱，現在復雜芯片的(de)硬件開(kai)發成(cheng)本達到3.25億美(mei)元（5nm）-9億美(mei)元（3nm），根據具體的(de)設計(ji)，該(gai)公司正在尋找能降低30%-40%成(cheng)本的(de)方(fang)法(fa)。
新思科技稱，通常情況下，工程成本(ben)(ben)約占芯片設(she)計成本(ben)(ben)的60%，而計算成本(ben)(ben)約占40%，人工智能可以用來降低(di)這兩種成本(ben)(ben)。
Krishnamoorthy稱(cheng)，當(dang)一(yi)個(ge)(ge)(ge)成熟(shu)的公司設計新的芯片(pian)時(shi)，其(qi)中包括30%到(dao)40%的新IP和60%到(dao)70%的成熟(shu)IP。傳統上(shang)，許多工(gong)程師會將(jiang)60%-70%的IP進行小幅度修改后從上(shang)一(yi)個(ge)(ge)(ge)節點遷移到(dao)下一(yi)個(ge)(ge)(ge)節點。然(ran)而，這是一(yi)種(zhong)低效(xiao)的資(zi)源(yuan)利(li)用(yong)(yong)。通過(guo)利(li)用(yong)(yong)人工(gong)智能將(jiang)以前的學習成果應用(yong)(yong)到(dao)下一(yi)代(dai)，完成這些增(zeng)量(liang)塊所(suo)需的時(shi)間和資(zi)源(yuan)可以大(da)大(da)減少，使人類工(gong)程師加(jia)快進程。
當涉及到新(xin)的(de)(de)(de)IP時，工程(cheng)(cheng)師(shi)確(que)定(ding)架構(gou)和(he)(he)實施的(de)(de)(de)最佳方式時可(ke)能具有挑戰性和(he)(he)不確(que)定(ding)性，通常每個(ge)IP模(mo)塊(kuai)至少(shao)需要(yao)一名工程(cheng)(cheng)師(shi)。這種(zhong)方法會影響到項(xiang)目(mu)所(suo)需的(de)(de)(de)人(ren)(ren)數。然而，利(li)用人(ren)(ren)工智能作為助手可(ke)以幫助工程(cheng)(cheng)師(shi)快速探(tan)索和(he)(he)學習(xi)新(xin)的(de)(de)(de)設計和(he)(he)架構(gou)，以確(que)定(ding)實施、驗(yan)證和(he)(he)測試的(de)(de)(de)最佳策略。這可(ke)以大大減少(shao)新(xin)IP模(mo)塊(kuai)所(suo)需的(de)(de)(de)投(tou)資。
更廣(guang)泛地部署DSO.ai、VSO.ai和(he)TSO.ai可(ke)以(yi)通(tong)過實現(xian)EDA工具的(de)更智(zhi)能(neng)運行來降低芯片設(she)計計算(suan)成(cheng)(cheng)本(ben)。與其依靠試錯法和(he)隨(sui)機(ji)模擬各種電路，這些公司(si)不如(ru)利用(yong)有針對性的(de)人工智(zhi)能(neng)運行來實現(xian)類(lei)似的(de)結果能(neng)減少計算(suan)成(cheng)(cheng)本(ben)。
新思科技將芯片設(she)計(ji)的(de)一些工作交給支持人工智能的(de)EDA工具，這可以(yi)大大降低工程團隊的(de)負擔，使他們騰出時(shi)間和精力(li)來開(kai)發新功能，增(zeng)強產品的(de)差異性(xing)，或設(she)計(ji)更(geng)多的(de)芯片。
該公(gong)司(si)透(tou)露(lu)，頂級的芯片設計公(gong)司(si)已經在(zai)(zai)使用(yong)Synopsys.ai，盡管目(mu)前還(huan)不是(shi)所有(you)的芯片都(dou)在(zai)(zai)人工智(zhi)能的協(xie)助(zhu)下設計。Synapsys.ai軟件套件大(da)多(duo)依靠(kao)CPU加(jia)速人工智(zhi)能，雖然像大(da)型(xing)電路模擬這樣的選擇(ze)可以(yi)使用(yong)GPU加(jia)速，但大(da)部分(fen)工作負載都(dou)在(zai)(zai)英特(te)爾CPU上運(yun)行。
結語：新思科技研發新款EDA工具，提升芯片設計效率降低成本
新思科(ke)技研發的(de)Synopsys.ai可以覆蓋芯(xin)片設計的(de)所有(you)階(jie)段。
機器學(xue)習(xi)和(he)(he)強化(hua)學(xue)習(xi)可用于如設計空間探索、驗證覆(fu)蓋、回(hui)歸分析和(he)(he)測(ce)試程(cheng)序生成(cheng)等(deng)耗時和(he)(he)反復(fu)的設計階段(duan)，有望(wang)降低(di)設計成(cheng)本、降低(di)生產(chan)成(cheng)本、提高產(chan)量、提升性能并縮(suo)短上市(shi)時間。新思科技的這(zhe)套工具對(dui)將在先(xian)進制程(cheng)如5nm、3nm、2nm級以(yi)上制造的芯片有很大用處。
來(lai)源：AnandTech
