根據RISC-V基金(jin)會(hui)去年7月公(gong)布(bu)的(de)數據，2022年采用RISC-V架構(gou)的(de)處(chu)理器已(yi)(yi)出貨100億顆，預計(ji)2025年有望突(tu)破800億顆。在SoC中部署RISC-V內核，已(yi)(yi)經發展(zhan)為一個(ge)快速增長的(de)趨(qu)勢。這背后的(de)重要驅動力是RISC-V能夠(gou)定(ding)制或創建(jian)ISA和(he)微架構(gou)擴展(zhan)，以區分各應用領域(yu)的(de)處(chu)理器設計(ji)。
但(dan)是，考慮到高(gao)度的(de)(de)復雜性和所需的(de)(de)高(gao)水平專業知識，使用RISC-V指令集(ji)來設(she)(she)計(ji)具有正確擴展的(de)(de)專有內核并非易事(shi)。不僅要在架構上精心設(she)(she)計(ji)，還要評估其實現和設(she)(she)計(ji)決策對芯片(pian)功率(lv)、性能和面積（PPA）的(de)(de)影響(xiang)。
為(wei)了(le)幫助芯片設計人員快速開發定制化的RISC-V處理器(qi)并實現最佳PPA，新思科技推出(chu)RTL Architect與(yu)ASIP Designer兩種工具。
ASIP Designer是用(yong)于設(she)計、實現、編程和(he)驗證專用(yong)指令集處理器(qi)的(de)工(gong)具。利用(yong)ASIP Designer芯(xin)片設(she)計人員可(ke)以(yi)快速獲得優化的(de)C/C++編譯器(qi)、周期精(jing)確的(de)模擬器(qi)和(he)ASIP可(ke)綜合(he)硬(ying)件實現。通過使用(yong)ASIP獨有(you)的(de)compiler-in-the-loop和(he)synthesis-in-the-loop方法學，能夠將ISA和(he)微架構快速調整(zheng)到適合(he)的(de)應用(yong)領域。
RTL Architect是(shi)業界首個集成了(le)簽核技術的(de)(de)物理(li)感知RTL分析、探索(suo)和優化(hua)系(xi)統，通(tong)過快(kuai)速、多維實(shi)現預測(ce)(ce)引擎，可(ke)以(yi)準確預測(ce)(ce)架構(gou)變化(hua)對(dui)PPA的(de)(de)影(ying)響(xiang)，而(er)無需等待物理(li)設計(ji)團隊的(de)(de)反饋意見，更早更快(kuai)的(de)(de)得到可(ke)預測(ce)(ce)的(de)(de)結果。
7月13日，新思科技聯合智東西公開課策劃推出「RISC-V內核設計與PPA優化技術公開課」，由新思科技（中國）數字芯片設計前端實現應用工程師經理閔婧、ASIP Designer工具集資深應用工程師翟寶陸兩位技術專家共同主講，主題為《如何快速開發定制化RISC-V處理器并實現PPA目標》。
閔婧老師將在(zai)(zai)公開課(ke)中分享在(zai)(zai)SoC中部署RISC-V內(nei)核(he)的(de)增長趨(qu)勢，并就評估RISC-V處(chu)理器在(zai)(zai)實現和架構設(she)計決策(ce)對PPA的(de)影響這一難題進行解讀。之后，她會重點講解新思科技RTL Architect與ASIP Designer兩個工具的(de)特性。
翟寶陸老師會重點分享RTL Architect與ASIP Designer的互操(cao)作性，并結合實(shi)際(ji)案例展(zhan)示如何利用(yong)新思科技RTL Architect與ASIP Designer，實(shi)現用(yong)于AI加(jia)速的RISC-V ISA可(ke)擴展(zhan)處理器(qi)設計。
公開課內容
主題：如何快速開發定制化RISC-V處理器并實現PPA目標
提綱：
1、在SoC中部署RISC-V內核是一個快速增長的趨勢
2、評估RISC-V處理器在實現和架構設計決策對PPA的影響是難題
3、新思科技RTL Architect與ASIP Designer概述
4、RTL Architect與ASIP Designer的互操作性
5、案例研究：用于AI加(jia)速的RISC-V ISA可擴展(zhan)處理器設計
主講人：
閔婧，新思科技（中國）數字芯片設計前端實現應用工程師經理，主(zhu)要負責協助客戶使用RTL Architect、Design Compiler、Fusion Compiler、Formality等(deng)數(shu)字前端實現(xian)驗證工具，提供技(ji)術支(zhi)持工作(zuo)。擁有多年數(shu)字電路前端實現(xian)經驗，在加(jia)入新(xin)思科技(ji)之(zhi)前，曾(ceng)就職(zhi)于海(hai)思麒麟芯片(pian)設計(ji)部(bu)，參與多款麒麟芯片(pian)的設計(ji)實現(xian)工作(zuo)
翟寶陸，新思科技（中國）ASIP Designer工具集資深應用工程師，主要負責協助客戶使用(yong)ASIP Designer工(gong)具設計(ji)專用(yong)指令集(ji)(ji)處理(li)(li)器 (ASIP)，以(yi)及工(gong)具售后技術支持工(gong)作。擁有(you)多年專用(yong)指令集(ji)(ji)處理(li)(li)器設計(ji)驗證經驗，對(dui)ASIP的架構探索以(yi)及性(xing)能優化(hua)有(you)很深入的理(li)(li)解。在加入 新思(si)科技之前，曾就(jiu)職(zhi)于展訊通信，負責語(yu)音(yin)處理(li)(li)、ISP 和無線領域的多個專用(yong)處理(li)(li)器的設計(ji)和驗證工(gong)作。
課程信息
直播時間：7月13日14：00
直播(bo)地點：智東西公開課直播(bo)間
