芯東西（公眾號：aichip001）
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9月(yue)14日~15日，2023全球AI芯(xin)(xin)片(pian)峰會（GACS 2023）在深圳南山(shan)圓滿舉行(xing)。在9月(yue)15日的(de)AI大算(suan)力(li)芯(xin)(xin)片(pian)專(zhuan)場上，芯(xin)(xin)和半導體產品應用總監蘇(su)周祥(xiang)分享(xiang)了主題(ti)為《AIGC時代算(suan)力(li)芯(xin)(xin)片(pian)Chiplet設(she)計的(de)EDA解(jie)決方案(an)》的(de)主題(ti)演講。
芯(xin)和(he)半導體產品(pin)應用總監(jian)蘇周祥(xiang)談道，單(dan)顆SoC向模塊化SoC的(de)(de)Chiplet（常譯為“芯(xin)粒”、“小(xiao)芯(xin)片”）架(jia)構快速演進過(guo)程中，Chiplet對單(dan)顆SoC的(de)(de)拆分、組(zu)合和(he)架(jia)構規劃問題，給(gei)傳統的(de)(de)設計流(liu)程帶來(lai)了很(hen)大的(de)(de)挑戰。Chiplet從系統最初的(de)(de)設計到最終的(de)(de)簽核，都需要(yao)新的(de)(de)EDA工具、新的(de)(de)思(si)路和(he)新的(de)(de)方法學。
芯和半導體提供一個圍繞Chiplet產業的全新EDA平臺，蘇周祥說道，全新平臺需要支持系統級連接、堆棧管理、層次化設計，還需要在物理實現方面協同設計環境、支持各領域的工具、多芯片3D布局規劃和布線。
因(yin)此(ci)，芯和半(ban)導體推(tui)出專為3DIC Chiplet量身定做的設計(ji)仿真全流(liu)程EDA平臺，這(zhe)是一(yi)個(ge)針對Chiplet的完整的包括3DIC設計(ji)、SI/PI/多(duo)物(wu)理場分(fen)(fen)析的解決方(fang)案。該(gai)平臺擁有(you)AI驅(qu)動的網格剖分(fen)(fen)技(ji)術(shu)，以及(ji)云(yun)計(ji)算(suan)加載的分(fen)(fen)布式并(bing)行計(ji)算(suan)能力(li)，還支持裸(luo)芯片、中介(jie)層和基板(ban)的聯(lian)合仿真引擎技(ji)術(shu)。
以下是蘇周祥的演講實錄：
大家好！我(wo)來自(zi)芯(xin)和(he)半導(dao)體(ti)，有些(xie)(xie)人(ren)對芯(xin)和(he)半導(dao)體(ti)比較(jiao)熟悉，有些(xie)(xie)人(ren)是(shi)(shi)第一(yi)次(ci)聽(ting)說，它(ta)是(shi)(shi)國內一(yi)家EDA軟件(jian)公(gong)(gong)司(si)，從2010年成(cheng)立到現在已有14年。我(wo)還注意到，我(wo)們是(shi)(shi)這次(ci)AI芯(xin)片峰會的演(yan)講嘉賓(bin)里唯一(yi)一(yi)家做Chiplet EDA的公(gong)(gong)司(si)。
我的(de)(de)分(fen)享有這幾個部分(fen)，一是Chiplet的(de)(de)發展演進，二是在設計(ji)Chiplet過程中的(de)(de)關鍵技術，三是芯和半導體為(wei)Chiplet設計(ji)提供的(de)(de)EDA設計(ji)仿真平(ping)臺，最后是一些真實(shi)的(de)(de)案例。
一、Chiplet迎爆發風口，EDA工具是其實現的關鍵技術之一
在1965年的(de)時(shi)候，摩(mo)爾老先(xian)生提到用小(xiao)型功(gong)能構建大(da)型系統，分別(bie)進行封裝和互聯(lian)，性價比(bi)可(ke)能會(hui)更高。那時(shi)候，摩(mo)爾已(yi)經預測到先(xian)進封裝的(de)時(shi)代會(hui)到來。隨著(zhu)這么多(duo)年的(de)發(fa)展，隨著(zhu)Chiplet被AMD/英特爾等成(cheng)功(gong)應用，現在Chiplet技術應用的(de)越來越廣(guang)泛，Chiplet通過很多(duo)功(gong)能小(xiao)芯粒實現了復雜(za)的(de)系統集成(cheng)。
我們回顧一(yi)下Chiplet的發(fa)展過程。
第(di)一，隨著摩爾定律的(de)放(fang)緩，先進芯片工藝越來(lai)越接近于工藝的(de)極限，性(xing)能提升(sheng)也開始放(fang)緩。剛剛發布的(de)蘋果iPhone 15里的(de)A17 Pro芯片，經過近期的(de)測試，大家(jia)都可以(yi)看(kan)到(dao)，它(ta)的(de)性(xing)能其實并(bing)沒有(you)想象(xiang)得(de)那么炸裂。
第二(er)，工(gong)藝(yi)制程從16nm到7nm、5nm、3nm，設計成本越來越高，投資回(hui)報所需的銷售額(e)非常巨(ju)大，這不是一(yi)般公(gong)司玩(wan)得起的。
第三，隨著大(da)算力(li)芯片(pian)的(de)面積越(yue)來越(yue)大(da)，已經接近或超過了光罩(zhao)的(de)極限，這時(shi)候良率也出現了各(ge)種各(ge)樣的(de)問題。為解(jie)(jie)決設計成本，解(jie)(jie)決良率，解(jie)(jie)決芯片(pian)工(gong)藝的(de)問題，模塊(kuai)化的(de)SoC開始興起，就(jiu)是(shi)我(wo)們所說的(de)Chiplet。
Chiplet的優點是什么呢？可(ke)以用更(geng)(geng)小的芯(xin)(xin)(xin)粒(li)尺寸帶(dai)來更(geng)(geng)高的良率，并突(tu)破光罩尺寸的限制，降低制造成(cheng)本。芯(xin)(xin)(xin)粒(li)具(ju)有(you)更(geng)(geng)多的工(gong)藝(yi)節點選擇，可(ke)以將最佳節點的芯(xin)(xin)(xin)粒(li)進行混合集成(cheng)。通(tong)過(guo)芯(xin)(xin)(xin)粒(li)的復(fu)用，提高研(yan)發效率，縮(suo)短上市(shi)周(zhou)期。
目前為(wei)止，比較成功的(de)一(yi)些Chiplet應用包括：1）AMD MI300，它是首(shou)個CPU和(he)GPU的(de)集成；2）英(ying)特爾Ponte Vecchio，它主要是AI和(he)GPU的(de)集成；3）英(ying)偉達H100，這是最新的(de)GPU Chiplet。這些Chiplet應用的(de)芯片可(ke)以(yi)說明：Chiplet先(xian)進封裝是除了先(xian)進芯片工藝之外，一(yi)個新的(de)可(ke)以(yi)超(chao)越摩(mo)爾的(de)賽道。
要(yao)(yao)實現Chiplet，我們需要(yao)(yao)關(guan)注哪些技(ji)術，或需要(yao)(yao)解(jie)決(jue)哪些技(ji)術？
第一個是die-to-die互聯。Chiplet是多個(ge)小(xiao)芯粒的互連集成，我們首先(xian)要解決的就(jiu)是互連標準的問(wen)題(ti)。理論上來說，Chiplet里的每一個(ge)小(xiao)芯粒可(ke)能來自于不同(tong)的廠(chang)商，不同(tong)廠(chang)商的小(xiao)芯粒要進(jin)行互連，就(jiu)需要遵(zun)循一定接(jie)口(kou)標準。
國外的(de)UCIe協(xie)議是(shi)(shi)Chiplet的(de)標準(zhun)之一(yi)，可喜的(de)是(shi)(shi)，國內(nei)也(ye)已經出現了(le)好幾個Chiplet的(de)標準(zhun)。昨天(tian)，北極雄(xiong)芯馬總(zong)所演示的(de)一(yi)顆芯片就是(shi)(shi)基(ji)于國內(nei)Chiplet標準(zhun)而設計制(zhi)造(zao)的(de)。在標準(zhun)上(shang)，我(wo)們國內(nei)目前做得還算不錯，但是(shi)(shi)整個標準(zhun)的(de)完善(shan)可能還需要(yao)一(yi)段時(shi)間。
其次，對于die-to-die之間的互連，我們要保證信(xin)號(hao)與(yu)信(xin)號(hao)之間的延遲(chi)，而(er)CCD到IOD之間的延遲(chi)需(xu)要滿足一(yi)定的要求和(he)規范，這涉(she)及到信(xin)號(hao)完整性(xing)和(he)電源完整性(xing)的問(wen)題。
第二是先進封裝。關于Chiplet的(de)封裝(zhuang)設計(ji)，對于不同(tong)芯(xin)粒之(zhi)間的(de)互連，如(ru)何滿(man)足(zu)它的(de)延時？其次，對于大(da)功率芯(xin)片，如(ru)何設計(ji)它的(de)供電(dian)和(he)散熱？在芯(xin)片面積很大(da)的(de)時候，如(ru)何考慮良率，如(ru)何設計(ji)它的(de)翹曲(qu)？這都是(shi)封裝(zhuang)過程中非常重要的(de)問題，包括(kuo)無源器(qi)件集成、寄生效應的(de)抽(chou)取、成本和(he)可靠性的(de)控制等(deng)等(deng)。
正如昨天的(de)某位演講嘉賓(bin)提(ti)到的(de)那(nei)樣，封裝工(gong)藝的(de)發(fa)(fa)展(zhan)對芯片(pian)和Chiplet的(de)發(fa)(fa)展(zhan)非常(chang)重要(yao)，如果我(wo)們不(bu)能有非常(chang)好的(de)封裝工(gong)藝，那(nei)么我(wo)們就(jiu)需要(yao)復雜(za)的(de)設計和更高的(de)速(su)率(lv)去規(gui)避封裝上的(de)問(wen)題，所以(yi)以(yi)后封裝對芯片(pian)的(de)設計會(hui)越來越重要(yao)。
封裝(zhuang)工藝(yi)經過多年(nian)(nian)(nian)發展，已經走過了好幾個階段，像70年(nian)(nian)(nian)代(dai)的(de)MCM，2000年(nian)(nian)(nian)有了SiP（System in a package），2010年(nian)(nian)(nian)出現(xian)(xian)2.5D IC，2020年(nian)(nian)(nian)出現(xian)(xian)BUMP-LESS，到如今(jin)異構集成的(de)方(fang)式，每一種方(fang)式都(dou)可以(yi)協(xie)助我(wo)們去做不(bu)同(tong)需(xu)求的(de)芯片(pian)封裝(zhuang)設計。
第三個是設計流程和EDA工具，這也是非常重要(yao)的(de)。Chiplet是一(yi)個新(xin)的(de)事物，一(yi)個新(xin)的(de)先進封(feng)裝(zhuang)模式(shi)，傳統的(de)EDA工具不能滿足新(xin)的(de)設計(ji)流程(cheng)，所以需要(yao)一(yi)個新(xin)的(de)設計(ji)流程(cheng)和新(xin)的(de)EDA工具。
芯和半導體認為，Chiplet的設計流程需要滿(man)足這么(me)幾個(ge)要求：
一是在架構方面，需要系統級的連接，需要堆棧化管理和層次化設計。在(zai)這方面(mian)，開(kai)發(fa)者可以選(xuan)擇聚合方式(shi)，即由多(duo)(duo)個(ge)芯(xin)粒(li)（或小芯(xin)片）組裝成Multi-Die系統；也可以選(xuan)擇分(fen)解(jie)方式(shi)，即將應用分(fen)解(jie)到多(duo)(duo)個(ge)芯(xin)粒(li)上(shang)。此(ci)外，開(kai)發(fa)者還必須選(xuan)擇Die-to-Die接口的協議、位(wei)置和(he)尺寸，以及每(mei)個(ge)芯(xin)粒(li)的工(gong)藝和(he)封裝技(ji)術(shu)。
二是在物理實現方面，需要協同化設計環境、跨領域工程變更、多芯片3D布局規劃和布線以及統一數據庫。
三是在分析的時候，我們(men)需(xu)要(yao)進行片上封裝電磁協同仿真，也需(xu)要(yao)考(kao)慮多物(wu)理(li)場分析，像(xiang)整個芯片里(li)信號、電源、熱、應力多物(wu)理(li)場之間的(de)耦合；另(ling)外和(he)布線工具(ju)可以做(zuo)到(dao)無縫集(ji)成。
四是在驗證過程中，需(xu)要考慮芯片工(gong)藝(yi)規(gui)則(ze)，也(ye)需(xu)要考慮封裝(zhuang)里的工(gong)藝(yi)規(gui)則(ze)，甚至需(xu)要考慮系統級組裝(zhuang)的工(gong)藝(yi)規(gui)則(ze)。
二、芯和半導體全面支持2.5D Interposer、3DIC和Chiplet設計
對于以(yi)上Chiplet所面臨的(de)挑戰，芯(xin)和半導(dao)體通過十幾年的(de)工作和開(kai)發(fa)，推(tui)出(chu)了(le)基(ji)于Chiplet的(de)設(she)計(ji)和仿真(zhen)的(de)EDA軟件(jian)平臺(tai)。
在(zai)(zai)設計(ji)方面，客(ke)戶可以基于統一數據庫的EDA設計(ji)平(ping)臺，從(cong)多(duo)芯(xin)片chiplet的原型(xing)構建、架構探(tan)索、早期(qi)系統級仿(fang)真(zhen)分析到(dao)Interposer物理實現以及分析驗證，都在(zai)(zai)同一個(ge)平(ping)臺環境中完成。
在(zai)芯和半(ban)導(dao)體推出的(de)(de)多(duo)(duo)物理場(chang)仿真(zhen)EDA平臺上(shang)，客(ke)戶(hu)(hu)可(ke)以(yi)(yi)(yi)完(wan)(wan)(wan)成Chiplet封(feng)裝的(de)(de)信號(hao)完(wan)(wan)(wan)整(zheng)性的(de)(de)仿真(zhen)以(yi)(yi)(yi)及電源(yuan)完(wan)(wan)(wan)整(zheng)性的(de)(de)仿真(zhen)，甚(shen)至可(ke)以(yi)(yi)(yi)進(jin)行評估熱分布和熱傳遞的(de)(de)評估。同(tong)時(shi)在(zai)較熱的(de)(de)情況下，客(ke)戶(hu)(hu)可(ke)以(yi)(yi)(yi)評估應力的(de)(de)變化。總得(de)來說，芯和半(ban)導(dao)體提供了(le)一個集(ji)成信號(hao)、熱、多(duo)(duo)物理場(chang)仿真(zhen)的(de)(de)完(wan)(wan)(wan)整(zheng)解決方(fang)案。
▲芯(xin)和Chiplet設計平臺
首先，在架構規劃階段，最大的一個挑戰是：在項目開始(shi)時(shi)(shi)，可供使用的設(she)計數據少(shao)之又(you)少(shao)，而此時(shi)(shi)又(you)必須做(zuo)出許多(duo)重要的決策(ce)。多芯片chiplet給架構設(she)計帶(dai)來了的(de)(de)新(xin)的(de)(de)問題，芯片設(she)計過程(cheng)中的(de)(de)每一(yi)個選擇都應要從整個系統(tong)的(de)(de)角度(du)做(zuo)考量，以消除可能對系統(tong)產生的(de)(de)不利影響(xiang)，例如，接(jie)口的(de)(de)不同實現方式(shi)、協議的(de)(de)選擇、裸片是并排放置還是垂(chui)直堆(dui)疊、使用(yong)什(shen)么類型的(de)(de)封裝更為合適，等等。
另外，還必須從系統級的角度對功耗和性能進行分析。例如，在3D堆疊設計(ji)中，散(san)(san)熱會變得更(geng)加困難，因(yin)此熱傳(chuan)遞和(he)(he)供電(dian)問題往往更(geng)加嚴重。開發(fa)者需要找到一種方法(fa)，將電(dian)力(li)有效(xiao)地從低層的(de)裸片(pian)傳(chuan)遞給頂層的(de)裸片(pian)，以消除散(san)(san)熱問題。這(zhe)些可(ke)以通過(guo)統一的(de)設計(ji)平臺基于虛(xu)擬(ni)原型構建(jian)，快捷(jie)規劃bump/TSV陣列，建(jian)立不同的(de)分(fen)析(xi)模型，進行系(xi)(xi)統級的(de)架構探索和(he)(he)早期(qi)分(fen)析(xi)，建(jian)立合(he)理(li)的(de)系(xi)(xi)統架構、優化性能、功耗(hao)(hao)和(he)(he)散(san)(san)熱關(guan)鍵性能指(zhi)標，并(bing)圍繞幾個關(guan)鍵領(ling)域做出的(de)早期(qi)架構決策(ce)，最(zui)(zui)終得到能夠實現多(duo)芯(xin)片(pian)通信的(de)吞吐量和(he)(he)延遲(chi)、系(xi)(xi)統功耗(hao)(hao)、多(duo)芯(xin)片(pian)堆疊的(de)散(san)(san)熱和(he)(he)熱管理(li)等關(guan)鍵性能指(zhi)標的(de)最(zui)(zui)佳架構解決方案。
其次，對于要處理和實現超大規模的bump、TSV、chiplet間互連以及chiplet與封裝基板間的互連，設計平臺必需具備足夠的規模和高效的物理布線能力，尤其是對于(yu)特定的(de)布(bu)線模(mo)式，例如HBM、UCIe等特定的(de)接口互(hu)連，需(xu)要(yao)定制(zhi)化的(de)高效高質(zhi)的(de)布(bu)線，這些要(yao)求和需(xu)求在這個設計平臺中可以全面(mian)支持(chi)。
▲芯和Chiplet設計EDA多物理(li)場仿(fang)真平臺
在上述EDA多物理場解決方案里，最核心的技術是電磁場仿真引擎，芯和(he)半導體是目前國內(nei)唯一一家(jia)可以(yi)支持跨尺度電磁(ci)場仿真引擎技術的(de)EDA平臺的(de)企(qi)業。
為(wei)什么要(yao)支持跨尺度呢？在進行Chiplet設(she)計時(shi)，會涉(she)及(ji)(ji)(ji)到一(yi)些(xie)片內的(de)結(jie)構，片內的(de)結(jie)構基本要(yao)到微米(mi)(mi)(mi)量級(ji)，甚至零點(dian)級(ji)微米(mi)(mi)(mi)的(de)量級(ji)。二(er)是設(she)計過(guo)程涉(she)及(ji)(ji)(ji)到Interposer（中介層）尺度，臺(tai)積(ji)目前可以將(jiang)Interposer尺度做到一(yi)點(dian)幾(ji)微米(mi)(mi)(mi)，有(you)些(xie)是在二(er)點(dian)幾(ji)微米(mi)(mi)(mi)；國內可以做到6μm、8μm。其次，設(she)計過(guo)程還涉(she)及(ji)(ji)(ji)有(you)機基板的(de)工(gong)藝，以及(ji)(ji)(ji)PCB的(de)工(gong)藝，這種工(gong)藝涉(she)及(ji)(ji)(ji)幾(ji)十微米(mi)(mi)(mi)，甚至幾(ji)百(bai)微米(mi)(mi)(mi)的(de)結(jie)構。
對于(yu)Interposer尺(chi)度變(bian)化非常劇烈的模型，仿(fang)真引擎一定要支持(chi)跨尺(chi)度的電磁(ci)場仿(fang)真技術(shu)，不(bu)然在有(you)限的時間內就不(bu)能(neng)得到精(jing)度比較高的結果。
另外一個核心技術是網格，在電(dian)磁(ci)場(chang)仿(fang)真(zhen)里最重要的(de)(de)就是(shi)網(wang)(wang)格。芯和(he)半導體或是(shi)國內最早開(kai)發自動化、智能(neng)化網(wang)(wang)格技術的(de)(de)企業之一(yi)(yi)。對(dui)于一(yi)(yi)個模型(xing)，芯和(he)可(ke)以在保證精度(du)的(de)(de)情況下，得到最好的(de)(de)網(wang)(wang)格分布(bu)(bu)(bu)。電(dian)磁(ci)場(chang)仿(fang)真(zhen)里的(de)(de)高性能(neng)分布(bu)(bu)(bu)式計算也很重要，隨著(zhu)模型(xing)越(yue)來越(yue)大，很多(duo)模型(xing)都不能(neng)用(yong)一(yi)(yi)臺機器(qi)或兩三臺機器(qi)去求解(jie)，需要支持(chi)分布(bu)(bu)(bu)式的(de)(de)計算。分布(bu)(bu)(bu)式計算可(ke)以將多(duo)臺機器(qi)聯合起來當成一(yi)(yi)臺機器(qi)去用(yong)，這樣可(ke)以求解(jie)更(geng)大的(de)(de)模型(xing)，做更(geng)快的(de)(de)電(dian)磁(ci)場(chang)仿(fang)真(zhen)計算。
在芯(xin)片、中階層、封裝的(de)(de)聯(lian)合(he)(he)電磁場仿(fang)真中，最(zui)重要的(de)(de)就是中間的(de)(de)Interposer，它是一個硅(gui)轉接(jie)板，我們需(xu)要去考慮上(shang)面(mian)的(de)(de)信號完(wan)整性。同時，上(shang)面(mian)的(de)(de)die和下面(mian)的(de)(de)Substrate（基(ji)板）對(dui)信號也(ye)會(hui)帶(dai)來一些耦合(he)(he)的(de)(de)影響(xiang)，對(dui)power（電源模(mo)塊）也(ye)會(hui)帶(dai)來影響(xiang)，所(suo)以(yi)需(xu)要把(ba)上(shang)面(mian)的(de)(de)die和下面(mian)的(de)(de)Interposer和Substrate做一個整體的(de)(de)模(mo)型去求解，以(yi)及進(jin)行(xing)聯(lian)合(he)(he)仿(fang)真，進(jin)行(xing)分布式的(de)(de)仿(fang)真。
經過芯(xin)(xin)和(he)客戶的(de)(de)(de)評估，芯(xin)(xin)和(he)的(de)(de)(de)Chiplet EDA仿真(zhen)(zhen)引擎相較于業界的(de)(de)(de)高端工(gong)具(ju)，仿真(zhen)(zhen)速(su)(su)度(du)可以(yi)加快10倍(bei)(bei)，內(nei)存(cun)可以(yi)降低20倍(bei)(bei)。這(zhe)是(shi)非常大的(de)(de)(de)進步，特別是(shi)內(nei)存(cun)方面，如果內(nei)存(cun)占比(bi)減少20倍(bei)(bei)，那就意味著仿真(zhen)(zhen)的(de)(de)(de)模型可以(yi)比(bi)競(jing)品(pin)大20倍(bei)(bei)。在(zai)仿真(zhen)(zhen)速(su)(su)度(du)和(he)內(nei)存(cun)占比(bi)上來說，芯(xin)(xin)和(he)的(de)(de)(de)Chiplet EDA仿真(zhen)(zhen)工(gong)具(ju)在(zai)全球范圍內(nei)遙遙領先。
▲大容量跨尺度(du)(du)引擎提(ti)供(gong)頂尖的仿真速度(du)(du)和效率
另(ling)外(wai)，芯和(he)(he)的(de)(de)Chiplet EDA仿真(zhen)平(ping)臺(tai)集成了(le)很(hen)多Chiplet互連結(jie)構(gou)模板(ban)(ban)。在做芯片封(feng)裝的(de)(de)過程(cheng)(cheng)中，主(zhu)要會(hui)碰到RDL和(he)(he)TSV這兩種結(jie)構(gou)。（如(ru)圖）上面一排主(zhu)要是(shi)五層(ceng)的(de)(de)CoWoS或是(shi)三層(ceng)的(de)(de)CoWoS結(jie)構(gou)，有(you)shielding的(de)(de)和(he)(he)沒有(you)shielding的(de)(de)RDL模板(ban)(ban)。下面主(zhu)要是(shi)針(zhen)對(dui)于(yu)TGV、TSV、TCV和(he)(he)TSV矩陣，還有(you)BGA過孔(kong)模板(ban)(ban)。各(ge)種各(ge)樣的(de)(de)模板(ban)(ban)可以(yi)支撐工(gong)程(cheng)(cheng)師在沒有(you)GDS的(de)(de)時候，通(tong)過前期設計參(can)數，快(kuai)速(su)地生成一個模型，快(kuai)速(su)地評估RDL與(yu)TSV對(dui)整個信號(hao)通(tong)道或對(dui)電源通(tong)道的(de)(de)損耗。
▲內置多(duo)種參(can)數化走(zou)線與過孔模(mo)板
另外也可(ke)以支持AMI model或IBIS model，我們(men)可(ke)以通(tong)過導入AMI和(he)IBIS model，計算信號在時(shi)域上(shang)的波形和(he)眼圖，評(ping)估(gu)眼圖是(shi)不(bu)是(shi)夠(gou)大(da)，是(shi)不(bu)是(shi)滿(man)足SPEC的要(yao)求(qiu)。
在(zai)設(she)計(ji)(ji)Chiplet過程中，功耗是(shi)(shi)非(fei)常重要的(de)(de)部分(fen)，設(she)計(ji)(ji)的(de)(de)好壞會直(zhi)接(jie)影響芯(xin)片的(de)(de)性能，以及這顆(ke)芯(xin)片到(dao)底可以跑(pao)多高的(de)(de)速率(lv)。有人(ren)說對于(yu)Chiplet設(she)計(ji)(ji)，電源是(shi)(shi)非(fei)常重要、非(fei)常難的(de)(de)一個(ge)設(she)計(ji)(ji)點，這是(shi)(shi)有一定道理(li)的(de)(de)。
在芯和的(de)多物理(li)仿真(zhen)平(ping)(ping)臺上，客(ke)戶(hu)可以(yi)對Chiplet先進封(feng)裝的(de)電(dian)源完整性(xing)做DC和AC的(de)快速仿真(zhen)，也可以(yi)快速地求解(jie)(jie)每一個power平(ping)(ping)面電(dian)阻大概在什么(me)范(fan)圍內，也可以(yi)求解(jie)(jie)需要(yao)多少顆電(dian)容，以(yi)及(ji)電(dian)容組合的(de)優化。
隨著國(guo)外UCIe標(biao)準(zhun)和國(guo)內(nei)小芯片標(biao)準(zhun)的興起，芯和的Chiplet仿真平臺也在(zai)第一時間支持了各種(zhong)標(biao)準(zhun)、各種(zhong)協(xie)議(yi)，大家在(zai)使用(yong)過(guo)程中(zhong)可(ke)以直(zhi)接按照(zhao)UCIe標(biao)準(zhun)去做數據的處(chu)理(li)和查(cha)看，非常方便。
芯和(he)的(de)(de)Chiplet仿真平臺(tai)(tai)還(huan)(huan)支持(chi)很多(duo)的(de)(de)工藝和(he)接(jie)口，包括臺(tai)(tai)積電(dian)(dian)CoWos-S/R/L、臺(tai)(tai)積電(dian)(dian)InFO，還(huan)(huan)有英特爾EMIB和(he)三星I/R-Cube；在接(jie)口方面(mian)，有HBM 2/2E/3，還(huan)(huan)有GDDR 6/5/4、PCI-e 6.0/5.0/4.0。在導入格(ge)式方面(mian)，該平臺(tai)(tai)支持(chi)GDS + iRCX，還(huan)(huan)有Allegro MCM/SiP、ODB++；在互連(lian)這一方面(mian)，可(ke)以(yi)支持(chi)GSGSG結構和(he)沒有GSGSG的(de)(de)結構。
三、技術自主可控，融入全球Chiplet頭部供應商生態圈
來看三(san)個(ge)比較有代表性(xing)的案例，涉及HBM、TSV和(he)SerDes結構，這也是在(zai)Interposer里最主要(yao)的三(san)種結構。
首先介(jie)紹第一個HBM的(de)案例。每(mei)一個HBM的(de)堆棧里(li)有(you)(you)8個channel（通道(dao)），每(mei)個channel里(li)有(you)(you)128個DQ（I/O通道(dao)），總共有(you)(you)1024個DQ，在這(zhe)么寬(kuan)的(de)數(shu)據帶寬(kuan)下面要仿真，其(qi)實壓力(li)是(shi)非常大(da)的(de)。這(zhe)個模(mo)型有(you)(you)96個net，包括了(le)VDD/VSS平面，案例一共仿真了(le)10個小(xiao)時。右邊是(shi)S參數(shu)的(de)回(hui)損(sun)/差損(sun)和它的(de)TDR，加上IBIS模(mo)型之后的(de)眼(yan)圖(tu)。
這是TSV仿真(zhen)的(de)case，從右邊（如圖）可(ke)以看得(de)出來(lai)，由(you)于TSV周圍(wei)有(you)一圈二氧化硅，把中(zhong)間的(de)銅(tong)導體和半導體硅做了(le)隔(ge)離，會對插損(sun)/回損(sun)造成(cheng)明顯(xian)效應。在數據(ju)信(xin)號通(tong)(tong)道(dao)或電源通(tong)(tong)道(dao)過程中(zhong)，我們需要考(kao)慮TSV所帶來(lai)的(de)影響，另(ling)外我們需要Signal?TSV過孔和Ground?TSV，組成(cheng)最好的(de)TSV pattern。
在1μm coating（涂層）、0.5μm coating和沒有coating過程(cheng)中，這(zhe)是(shi)芯和進行(xing)仿真出來的(de)結果（如圖），我們大概仿真了(le)56分鐘(zhong)。
再列舉一個(ge)(ge)SerDes的模(mo)型，也就是Silicon Interpose上的die-to-die的模(mo)型。里(li)有(you)22個(ge)(ge)差分(fen)對，一共有(you)44個(ge)(ge)net。通(tong)過(guo)全3D的網格剖分(fen)以及HPC，我們可以把整(zheng)(zheng)個(ge)(ge)S參(can)數如回(hui)損/插損等，近端串擾(rao)和遠端串擾(rao)都(dou)完(wan)全抽取(qu)出來。通(tong)過(guo)客戶(hu)那(nei)邊的測試對比，我們平臺的精度完(wan)全滿足客戶(hu)的工(gong)程需要(yao)。整(zheng)(zheng)個(ge)(ge)仿(fang)真(zhen)跑了大(da)概6個(ge)(ge)小(xiao)時，這也是在競品的工(gong)具里(li)很難跑得出來的。
在全球范圍內，芯(xin)和(he)的Chiplet EDA仿真平臺，不管(guan)是速度還是精度都做到了遙(yao)遙(yao)領先。
在AIGC時代(dai)，大(da)算(suan)力需(xu)求(qiu)推動單顆SoC向模塊化SoC的(de)Chiplet快速地(di)演進。我們需(xu)要(yao)(yao)(yao)解決die-to-die的(de)互(hu)連問題(ti)，需(xu)要(yao)(yao)(yao)開發先進封(feng)裝(zhuang)異(yi)構集成(cheng)的(de)技術，也需(xu)要(yao)(yao)(yao)解決EDA工具所(suo)帶來的(de)問題(ti)。芯和半導體提供完整的(de)Chiplet EDA解決方案(an)，且已經被國內外多家Chiplet公(gong)司所(suo)采用。
從(cong)2010年起，芯和半導體就一直致力于Chiplet的(de)設計、多物理場仿真工具的(de)開(kai)發(fa)，芯和所有(you)的(de)開(kai)發(fa)成果都(dou)是自(zi)主可控的(de)自(zi)有(you)IP，目(mu)前這些EDA工具支撐(cheng)了國內外500多家(jia)客戶的(de)使用，為全球的(de)客戶提供了EDA解決方案(an)。
在座的(de)朋友如果(guo)有對Chiplet EDA這一部分感興趣，也可(ke)以隨時和我們交流。謝謝大家！
以上是蘇周祥演講的完整整理。
